AD轉(zhuǎn)換器參考電壓模塊的版圖設(shè)計(jì)

1、 畢業(yè)設(shè)計(jì)（論文）ADC轉(zhuǎn)換器參考電壓模塊的版圖設(shè)計(jì)學(xué) 院： 信息科學(xué)技術(shù)學(xué)院專 業(yè)： 姓 名： 指導(dǎo)老師： 電子科學(xué)與技術(shù)文觀上 學(xué) 號(hào)： 職 稱： 0601531013路良剛高級(jí)工程師中國珠海二一 年 五 月北京理工大學(xué)珠海學(xué)院畢業(yè)設(shè)計(jì)（論文）誠信承諾書本人鄭重承諾：我所呈交的畢業(yè)設(shè)計(jì)（論文）ADC轉(zhuǎn)換器參考電壓模塊的版圖設(shè)計(jì)是在指導(dǎo)教師的指下，獨(dú)立開展研究取得的成果，文中引用他人的觀點(diǎn)和材料，均在文后按順序列出其參考文獻(xiàn)，設(shè)計(jì)（論文）使用的數(shù)據(jù)真實(shí)可靠。承諾人簽名： 日期： 年 月 日摘 要版圖設(shè)計(jì)是決定良率高低的一個(gè)重要環(huán)節(jié)，按設(shè)計(jì)自動(dòng)化程度來分,可將版圖設(shè)計(jì)方法分成手工設(shè)計(jì)和自動(dòng)設(shè)計(jì)

2、兩大類。按照對布局布線位置的限制和布局模塊的限制來分, 則可把設(shè)計(jì)方法分成全定制和半定制兩大類。由于制造工藝水平的提高，特征尺寸的減小，各種寄生參數(shù)對電路的影響也越來越大，在版圖設(shè)計(jì)中有越來越多的問題要考慮。本文首先是分析比較了各種高速模數(shù)轉(zhuǎn)化器的特點(diǎn)之后采用Cadence公司的Virtuoso定制設(shè)計(jì)平臺(tái)，使用全定制的的方法對一個(gè)ADC參考電壓電路進(jìn)行版圖設(shè)計(jì)，ADC參考電壓電路使用了cmos工藝，量程為0.5V，在版圖時(shí)調(diào)用Cadence公司提供的90nm標(biāo)準(zhǔn)cmos工藝庫,用Spectre工具對電路進(jìn)行了性能分析和仿真,并在Cadence公司提供的工藝文件下完成了版圖設(shè)計(jì)，詳細(xì)的分析了版

3、圖設(shè)計(jì)的過程，介紹了DRC規(guī)則和LVS，然后使用Assura工具進(jìn)行DRC和LVS驗(yàn)證，進(jìn)行仿真的驗(yàn)證,證明本論文的版圖設(shè)計(jì)完全符合要求。在最后還對一些DRC和LVS錯(cuò)誤進(jìn)行了分析。關(guān)鍵詞：參考電壓電路 版圖設(shè)計(jì) cmos 工藝 全定制 后仿真AbstractLayout design is an important part of the rate decision according to the degree of automation design, and layout design methods can be divided into the design manual and

4、automatic design of two categories. According to the place and route location and layout of the restrictions to limit the sub-module, the design methods can be divided into full-custom and semi-custom two categories. Since raising the level of manufacturing technology, feature size decreases, the va

5、rious parameters on the circuit parasitic effects also growing in the territory of the design of a growing number of issues to consider.This paper is a comparative analysis of the characteristics of digital converter using Cadence Virtuoso company, use the custom design platform for a method of cust

6、omized reference voltage circuit ADC layout design,. ADC reference voltage circuit to maintain the use of the cmos technology, Range for 0.5 V, called the Cadence companies to provide standard cmos 90 nm process for using the tools Spectre circuit performance analysis and simulation, and Cadence tec

7、hnology companies to provide the documents to complete the layout, a detailed analysis of the layout design process, the DRC rules are introduced and use of Assura Tools DRC and LVS verification,and simulation test to prove that the layout of the paper fully meet the requirements. In the end, some m

8、istakes of LVS DRC and analyzed.Key Words：reference voltage circuit layout design cmos technology full-custom post layout simulation.目 錄 TOC o 1-3 h z u HYPERLINK l _Toc261719547 摘 要 PAGEREF _Toc261719547 h I HYPERLINK l _Toc261719548 Abstract PAGEREF _Toc261719548 h II HYPERLINK l _Toc261719549 1緒論

9、 PAGEREF _Toc261719549 h 1 HYPERLINK l _Toc261719550 1.1本課題研究的意義 PAGEREF _Toc261719550 h 1 HYPERLINK l _Toc261719551 2版圖設(shè)計(jì)方案 PAGEREF _Toc261719551 h 2 HYPERLINK l _Toc261719552 版圖設(shè)計(jì)工具簡介 PAGEREF _Toc261719552 h 2 HYPERLINK l _Toc261719553 3模擬數(shù)字轉(zhuǎn)換器（ADC）簡介 PAGEREF _Toc261719553 h 3 HYPERLINK l _Toc2617

10、19554 工作原理 PAGEREF _Toc261719554 h 3 HYPERLINK l _Toc261719555 模數(shù)轉(zhuǎn)換器的種類 PAGEREF _Toc261719555 h 4 HYPERLINK l _Toc261719556 全并行結(jié)構(gòu)模數(shù)轉(zhuǎn)換器 PAGEREF _Toc261719556 h 5 HYPERLINK l _Toc261719557 兩步式模數(shù)轉(zhuǎn)換器 PAGEREF _Toc261719557 h 6 HYPERLINK l _Toc261719558 流水線模數(shù)轉(zhuǎn)換器 PAGEREF _Toc261719558 h 8 HYPERLINK l _Toc2

11、61719559 流水線模數(shù)轉(zhuǎn)換器的體系結(jié)構(gòu) PAGEREF _Toc261719559 h 9 HYPERLINK l _Toc261719560 4電路分析 PAGEREF _Toc261719560 h 11 HYPERLINK l _Toc261719561 參考電壓電路 PAGEREF _Toc261719561 h 11 HYPERLINK l _Toc261719562 電路模擬仿真結(jié)果 PAGEREF _Toc261719562 h 11 HYPERLINK l _Toc261719563 5版圖設(shè)計(jì) PAGEREF _Toc261719563 h 14 HYPERLINK l

12、 _Toc261719564 CMOS工藝概述 PAGEREF _Toc261719564 h 14 HYPERLINK l _Toc261719565 單元版圖設(shè)計(jì) PAGEREF _Toc261719565 h 15 HYPERLINK l _Toc261719566 90nm制造工藝綜述 PAGEREF _Toc261719566 h 15 HYPERLINK l _Toc261719567 5.2.2電容的版圖設(shè)計(jì) PAGEREF _Toc261719567 h 16 HYPERLINK l _Toc261719568 MOS管的版圖設(shè)計(jì) PAGEREF _Toc261719568 h

13、 17 HYPERLINK l _Toc261719569 電阻的版圖設(shè)計(jì) PAGEREF _Toc261719569 h 19 HYPERLINK l _Toc261719570 CMOS保護(hù)環(huán)設(shè)計(jì) PAGEREF _Toc261719570 h 20 HYPERLINK l _Toc261719571 5.4天線效應(yīng)的分析 PAGEREF _Toc261719571 h 21 HYPERLINK l _Toc261719572 襯底噪聲分析 PAGEREF _Toc261719572 h 22 HYPERLINK l _Toc261719573 5.6 MOS管的匹配分析 PAGEREF

14、_Toc261719573 h 23 HYPERLINK l _Toc261719574 版圖的總體設(shè)計(jì) PAGEREF _Toc261719574 h 23 HYPERLINK l _Toc261719575 估算芯片面積 PAGEREF _Toc261719575 h 23 HYPERLINK l _Toc261719576 電源規(guī)劃 PAGEREF _Toc261719576 h 27 HYPERLINK l _Toc261719577 5.7.3 布局 PAGEREF _Toc261719577 h 28 HYPERLINK l _Toc261719578 5.7.4 布線 PAGER

15、EF _Toc261719578 h 29 HYPERLINK l _Toc261719579 5.7.5 版圖優(yōu)化 PAGEREF _Toc261719579 h 31 HYPERLINK l _Toc261719580 版圖 PAGEREF _Toc261719580 h 35 HYPERLINK l _Toc261719581 6物理驗(yàn)證 PAGEREF _Toc261719581 h 38 HYPERLINK l _Toc261719582 設(shè)計(jì)規(guī)則檢查 PAGEREF _Toc261719582 h 38 HYPERLINK l _Toc261719583 6.1.1 DRC規(guī)則介紹

16、 PAGEREF _Toc261719583 h 38 HYPERLINK l _Toc261719584 6.1.2 DRC操作 PAGEREF _Toc261719584 h 41 HYPERLINK l _Toc261719585 6.2 電路規(guī)程檢查 PAGEREF _Toc261719585 h 43 HYPERLINK l _Toc261719586 6.2.1 LVS介紹 PAGEREF _Toc261719586 h 43 HYPERLINK l _Toc261719587 6.2.2 LVS操作 PAGEREF _Toc261719587 h 44 HYPERLINK l _

17、Toc261719588 7版圖錯(cuò)誤分析 PAGEREF _Toc261719588 h 46 HYPERLINK l _Toc261719589 DRC錯(cuò)誤分析 PAGEREF _Toc261719589 h 46 HYPERLINK l _Toc261719590 錯(cuò)誤 PAGEREF _Toc261719590 h 46 HYPERLINK l _Toc261719591 錯(cuò)誤 PAGEREF _Toc261719591 h 47 HYPERLINK l _Toc261719592 錯(cuò)誤 PAGEREF _Toc261719592 h 48 HYPERLINK l _Toc2617195

18、93 7.2 LVS錯(cuò)誤分析 PAGEREF _Toc261719593 h 49 HYPERLINK l _Toc261719594 8總結(jié)及討論 PAGEREF _Toc261719594 h 51 HYPERLINK l _Toc261719595 參考文獻(xiàn) PAGEREF _Toc261719595 h 52 HYPERLINK l _Toc261719596 附 錄 PAGEREF _Toc261719596 h 53 HYPERLINK l _Toc261719597 致 謝 PAGEREF _Toc261719597 h 551 緒論1.1 本課題研究的意義集成電路的出現(xiàn)與飛速發(fā)

19、展徹底改變了人類文明和人們?nèi)粘Ｉ畹拿婺?。集成電路是電子電路，但它又不同于一般意義上的電子電路，它把成千上百的電子元件包括晶體管，電阻，電容甚至電感集成在微小的芯片上，正是這種奇妙的設(shè)計(jì)和制造方式使它為人類社會(huì)的進(jìn)步創(chuàng)造了空前絕后的器件，而使這種奇跡變?yōu)楝F(xiàn)實(shí)的是集成電路版圖設(shè)計(jì)。版圖是集成電路設(shè)計(jì)的最后截?cái)嗟漠a(chǎn)物，版圖設(shè)計(jì)就是按照線路的要求和一定的工藝參數(shù)，設(shè)計(jì)出元件的圖形并排列互連，以設(shè)計(jì)出一套供IC制造工藝使用的光刻掩模版的圖形，稱為版圖或工藝復(fù)合圖集成電路版圖設(shè)計(jì)是實(shí)現(xiàn)集成電路制造所必不可少的設(shè)計(jì)環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會(huì)極大程度地影響集成電路的性能，成本與功耗。

20、近年來迅速發(fā)展的計(jì)算機(jī)，通信，嵌入式或便攜式設(shè)備中集成電路的高性能低功耗運(yùn)行都離不開集成電路版圖的精心設(shè)計(jì)，一個(gè)優(yōu)秀的版圖設(shè)計(jì)者對于開發(fā)超性能的集成電路是極其關(guān)鍵的。集成電路版圖設(shè)計(jì)是一門技術(shù)，它需要設(shè)計(jì)者具有電路系統(tǒng)原理與工藝制造方面的基礎(chǔ)知識(shí)。但它更需要設(shè)計(jì)者的創(chuàng)造性，空間想象力和耐心，需要設(shè)計(jì)者長期工作的經(jīng)驗(yàn)和知識(shí)的積累，需要設(shè)計(jì)者對日新月異的集成電路發(fā)展密切關(guān)注和探索。然而，集成電路版圖設(shè)計(jì)不僅僅是一門技術(shù)，還是一門藝術(shù)。設(shè)計(jì)出一套符合設(shè)計(jì)規(guī)則的“正確”版圖也許并不困難，但要設(shè)計(jì)出最大程度體現(xiàn)高性能低功耗低成本，能實(shí)際可靠工作的芯片版圖卻不是一朝一夕能學(xué)會(huì)的事情。最初，集成電路版圖設(shè)計(jì)

21、是在一種稱為Myler的特殊紙張上用手工繪制的，這是一項(xiàng)既耗時(shí)有耗力的工作。市場的需求和技術(shù)上的進(jìn)步，急切需求人們開發(fā)出一套軟硬件的解決方案來加快芯片的面市時(shí)間，尤其是是整個(gè)版圖設(shè)計(jì)過程自動(dòng)化。此外，最終掩膜對精確性的要求，也在不斷促使版圖設(shè)計(jì)計(jì)算化。但是在復(fù)雜的場合，有些程序的應(yīng)用遇到了阻力，需要人工干預(yù)幫助解決問題。人工設(shè)計(jì)得到的器件版圖密度一般高于自動(dòng)化版圖設(shè)計(jì)和布線程序所得到的密度，因而人機(jī)交互式版圖設(shè)計(jì)和布線程序得到了廣泛的應(yīng)用。目前集成電路版圖設(shè)計(jì)的工具很多，以cadence，mentor和synopsis等公司的產(chǎn)品占據(jù)了軟件工具市場的90%以上的份額，國內(nèi)有華大公司自主研發(fā)的九

22、天軟件系統(tǒng)。2 版圖設(shè)計(jì)方案 版圖設(shè)計(jì)工具簡介Cadence公司的virtuoso定制設(shè)計(jì)平臺(tái)是一個(gè)全面的系統(tǒng)，能夠加速差異化定制芯片的精確設(shè)計(jì)。個(gè)人消費(fèi)電子和無線產(chǎn)品已經(jīng)成為當(dāng)今世界電子市場的主導(dǎo)力量.這些設(shè)備對于新功能和特性的無止境的要求促進(jìn)了RF，模擬和混合信號(hào)應(yīng)用設(shè)備的前所未有的發(fā)展。為創(chuàng)造滿足該需求的新產(chǎn)品，IC設(shè)計(jì)師必須掌握精確的模擬數(shù)值電壓，電流，電荷，以及電阻與電容等參數(shù)值的持續(xù)比率。這就是企業(yè)采用定制設(shè)計(jì)的時(shí)候。全定制設(shè)計(jì)在讓性能最大化的同時(shí)實(shí)現(xiàn)面積和功耗的最小化。盡管如此，它需要進(jìn)行大量的手工作業(yè)，需要一批有著極高技能的特定工程師。此外，定制模擬電路對于物理效應(yīng)更為敏感，而

23、這在新的納米工藝節(jié)點(diǎn)上進(jìn)一步加強(qiáng)。為簡化設(shè)計(jì)定制IC的流程，并將其整合到終端產(chǎn)品中，半導(dǎo)體和系統(tǒng)公司需要精密的軟件和流程方法，以達(dá)成迅速上市和迅速量產(chǎn)的目標(biāo)。Vrituoso定制設(shè)計(jì)平臺(tái)提供了極其迅速而保證芯片精確的方式，進(jìn)行定制模擬，RF和混合信號(hào)IC的設(shè)計(jì)。主要優(yōu)點(diǎn)：通過數(shù)據(jù)庫上的集成產(chǎn)品，解決了跨越各工藝節(jié)點(diǎn)的復(fù)雜設(shè)計(jì)要求，自動(dòng)化約束管理有助于維持流程內(nèi)以及廣泛分布于設(shè)計(jì)鏈內(nèi)的設(shè)計(jì)意圖，高速全面的模擬引擎實(shí)現(xiàn)約束精煉全新的底層編輯器讓設(shè)計(jì)團(tuán)隊(duì)可以在芯片實(shí)現(xiàn)之前探索多種設(shè)計(jì)結(jié)構(gòu)，新的版圖布置技術(shù)和DFM相結(jié)合，提供了盡可能最佳，最具差異化的定制芯片。Virtuoso版圖編輯器，在層次化的多

24、窗口環(huán)境中使用全套用戶配置和簡單易用的純多邊形版圖編輯特性來加快設(shè)計(jì)全定制。通過可選的參數(shù)化單元（pcell）和強(qiáng)大的具有直接訪問數(shù)據(jù)庫功能的腳本語言SKILL，工具配置與其他相互操作可以獲得額外加速性能。易于生成和導(dǎo)航復(fù)雜設(shè)計(jì)，支持無限的層次及多窗口編輯環(huán)境加速版圖輸入，使用簡單易用和便易于訪問的編輯功能。使用Pcell提高生產(chǎn)率與進(jìn)行設(shè)計(jì)優(yōu)化。OpenAccess數(shù)據(jù)庫可高效，高性能地處理大型設(shè)計(jì)。完全層次化的窗口編輯環(huán)境Virtuoso版圖編輯器提供在任一編輯會(huì)話中打開多個(gè)單元或模塊的能力，或在同一設(shè)計(jì)不同視圖幫助確認(rèn)復(fù)雜一致性。集成的全局視窗是個(gè)直觀的導(dǎo)航助手，能在總體設(shè)計(jì)上下文內(nèi)定位

25、放大的詳細(xì)區(qū)域。優(yōu)化性能的選擇，縮，重畫和其他常用的命令提高版圖設(shè)計(jì)生產(chǎn)率。Virtuoso Analog Design Envrionment(Virtuoso ADE)：Virtuoso模擬電路設(shè)計(jì)環(huán)境是Virtuoso全定制設(shè)計(jì)平臺(tái)上的模擬設(shè)計(jì)與仿真環(huán)境，它是業(yè)界事實(shí)上的標(biāo)準(zhǔn)環(huán)境，用于仿真和分析全定制的模擬集成設(shè)計(jì)電路設(shè)計(jì)以及射頻電路設(shè)計(jì)。3 模擬數(shù)字轉(zhuǎn)換器（ADC）簡介由于微電腦系統(tǒng)具備了快速運(yùn)算，存儲(chǔ)數(shù)據(jù)的能力，現(xiàn)在的機(jī)電系統(tǒng)中，微電腦所制作而成的控制器（controller）早已取代了舊時(shí)純機(jī)械式或是電機(jī)機(jī)械式的控制機(jī)構(gòu)。微電腦內(nèi)部之訊號(hào)模式，皆為數(shù)字訊號(hào)，即通常所謂的邏輯0或1，

26、邏輯0代表低電位，通常在微電腦系統(tǒng)中為0伏特，邏輯1代表高電位，通常在微電腦系統(tǒng)中為5伏特。然而在自然界中的物理現(xiàn)象，當(dāng)予以數(shù)量化之后往往是呈現(xiàn)連續(xù)的模擬訊號(hào)，因此若將外界物理量的變化量傳入微電腦中進(jìn)行運(yùn)算，或是要由微電腦輸出命令驅(qū)動(dòng)裝置時(shí)，就需要將訊號(hào)進(jìn)行轉(zhuǎn)化處理，圖1即為利用微電腦控制系統(tǒng)的機(jī)電裝置的數(shù)據(jù)訊息處理流程。圖1ADC模擬/數(shù)字轉(zhuǎn)換過程可以用圖2表示，過程主要有兩項(xiàng)，首先要對欲轉(zhuǎn)換的數(shù)據(jù)進(jìn)行取樣與保存（Sampling and Holding）,然后再將汲取到的數(shù)據(jù)加以量化（Quantization），如此就完成了數(shù)據(jù)的轉(zhuǎn)換。其中的取樣的目的在于將原始模擬數(shù)據(jù)一一提取，因此取樣頻

27、率（Sampling grate）越高則訊號(hào)越不容易失真，亦即分辨率越高；量化的目的則是在于將取樣所獲得的數(shù)據(jù)以0與1的組合予以編碼，同樣的量化的位數(shù)越高則分辨率越高。圖2圖3則為ADC內(nèi)部電路概念圖，在圖中開關(guān)S往復(fù)切換將輸入Vi訊號(hào)取樣，并且利用電容器C將取樣后的訊號(hào)加以保存，然而在下一次取樣后電容器的數(shù)據(jù)將會(huì)被更新，因此需要在下一次取樣前將數(shù)據(jù)完成量化存儲(chǔ)在微電腦的記憶單元中。圖3另一方面，為了要提高取樣率已經(jīng)轉(zhuǎn)換的效率，在真實(shí)的電路設(shè)計(jì)上，往往利用多組的取樣保存回路，或是加上不同的比較電路至設(shè)計(jì)中，目前ADC大致有四類的設(shè)計(jì)，分別是：回饋型（feedback-type converte

28、r）,雙斜率型(dual-slope converter)，并聯(lián)型（parellel or flash converter）,以及電容充電型（charge-redisterbution converter）,各類型ADC在轉(zhuǎn)換效能與單位成本方面各有優(yōu)缺點(diǎn)，例如就轉(zhuǎn)化速度而言以并聯(lián)ADC速度最快，而以分辨率而言則以雙斜率型ADC較高。在A/D轉(zhuǎn)換器的發(fā)展過程中，出現(xiàn)了許多中體系結(jié)構(gòu)。不同的結(jié)構(gòu)側(cè)重于不同的需求，有的側(cè)重于高精度，有的側(cè)重于低功耗，有的側(cè)重于低硬件消耗。在當(dāng)今各種A/D轉(zhuǎn)換器中，按基本的轉(zhuǎn)換原理劃分，可分為奈奎斯特(Nyquist ) A/D轉(zhuǎn)換器和過采樣Oveisampling)

29、 A/D轉(zhuǎn)換器。對于分為奈奎斯特(Nyquist ) A/D轉(zhuǎn)換器，其主要特征是：每一個(gè)被采樣的模擬信號(hào)都被轉(zhuǎn)換為唯一與之相對應(yīng)的數(shù)字信號(hào)，即采樣速率和轉(zhuǎn)換速率相同。而過采樣型是一類通過提高過采樣比（采樣速率與轉(zhuǎn)換速率的比值）來達(dá)到高動(dòng)態(tài)范圍的分為A/D轉(zhuǎn)換器。在目前所有的A/D轉(zhuǎn)換器中，過采樣是精度最高的，但由這類轉(zhuǎn)換器從本質(zhì)上是通過犧牲速度來換取高動(dòng)態(tài)范圍的，所以它的轉(zhuǎn)換速率較低（一般小于10MS/s），這種轉(zhuǎn)換器廣泛用于音頻處理，圖像處理等低速，高動(dòng)態(tài)范圍領(lǐng)域。目前，大多數(shù)的高速A/D轉(zhuǎn)換都屬于Nyquist型，其中包括快閃型，兩步型，主從型，折疊插值型，積分型和流水線型等。表2.1是簡

30、單概括和比較了上述各個(gè)模數(shù)轉(zhuǎn)換器結(jié)構(gòu)和性能特點(diǎn)，同時(shí)明顯的體現(xiàn)了模數(shù)轉(zhuǎn)換器在速度，精度，功耗這三方面是重要的約束條件，他們之間并相互獨(dú)立，而是存在相互聯(lián)系，相互制約的辨證關(guān)系。任何一個(gè)體系結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器都無法使上述三個(gè)約束條件同時(shí)達(dá)到最優(yōu)，而只能在它們之間折中。結(jié)構(gòu)速度精度功耗典型應(yīng)用全并行內(nèi)插式快快低低高較高通信，雷達(dá)，高速數(shù)據(jù)讀取兩步式折疊式流水線較快中等中等數(shù)據(jù)通信，視頻等逐次比較型算法型積分型中等較高較低音頻，自動(dòng)控制，儀表等過采樣型較慢高中音頻，通信等可見，在數(shù)據(jù)轉(zhuǎn)換速率較高的場合（幾十MHZ以上）可以采用全并行，內(nèi)插型，兩步型，折疊式，流水線等模數(shù)轉(zhuǎn)換器結(jié)構(gòu)。結(jié)合高速高精度的設(shè)計(jì)

31、要求，流水線式模數(shù)轉(zhuǎn)換器在幾個(gè)約束條件之間折中，而且功耗相對較低，因此是關(guān)注的重點(diǎn)。全并行結(jié)構(gòu)模數(shù)轉(zhuǎn)換器全并行結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器最早出現(xiàn)于1969年，這種轉(zhuǎn)換器的特點(diǎn)是結(jié)構(gòu)十分簡單，而且速度非?？欤秉c(diǎn)是分辨率不高，一般在10比特以下，因此在目前的情況下，這種結(jié)構(gòu)主要應(yīng)用于高速，中等分辨率領(lǐng)域?；镜娜⑿心?shù)轉(zhuǎn)換器通常是-1個(gè)并行比較器，參考電壓和二進(jìn)制譯碼電路組成的?；鶞?zhǔn)間隔為/(即LSB)。如圖2.1所示該電路采用并行比較方式，模擬輸入信號(hào)送入每個(gè)比較器，并于電阻分壓網(wǎng)絡(luò)提供的參考電壓分別進(jìn)行比較，然后把比較結(jié)果輸入優(yōu)先編碼的譯碼器進(jìn)行編碼，并最終輸出N位二進(jìn)制代碼。這種結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器實(shí)

32、現(xiàn)一次變化只需要比較一次，所以其變換速度非?？?，但是其缺點(diǎn)也是十分明顯的，那就是需要的比較器的個(gè)數(shù)將隨著轉(zhuǎn)換器的位數(shù)n的增加而指數(shù)增加的。對于一個(gè)10比特全并行結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器，需要1023個(gè)比較器，這將消耗相當(dāng)可觀的功耗，占有的芯片面積和輸入電容也與分辨率成指數(shù)關(guān)系；其次如此多的比較器都要靠一個(gè)采樣保持電路驅(qū)動(dòng)，相當(dāng)于采樣保持電路帶了一個(gè)非常大的電容，這將使其建立時(shí)間顯著增加，從而使A/D轉(zhuǎn)換器的速度變慢；第三，每一個(gè)比較器的失調(diào)誤差和電阻之間的匹配誤差都將在A/D轉(zhuǎn)換器中引入非線形誤差，因此必須控制在1/2 LSB之內(nèi)，對于一個(gè)10比特精度的A/D轉(zhuǎn)換器來說，要將誤差控制在范圍內(nèi)是相當(dāng)困難

33、的，因此，比較器的輸入失調(diào)限制了全并行模數(shù)轉(zhuǎn)換器所能達(dá)到的分辨率。為了提高它的分辨率，可以采取一些補(bǔ)償措施，如采用自校零技術(shù)等。但是分辨率的提高是以速度的降低為代價(jià)的。所以，在CMOS工藝中，這種結(jié)構(gòu)主要用來設(shè)計(jì)高速，中低分辨率的ADC。兩步式模數(shù)轉(zhuǎn)換器為了提高分辨率，并能保持較高的轉(zhuǎn)換速率，在全并行模數(shù)轉(zhuǎn)換結(jié)構(gòu)的基礎(chǔ)上，兩步式結(jié)構(gòu)模數(shù)轉(zhuǎn)換器被提出，它的體系結(jié)構(gòu)如圖2.2所示，這種A/D轉(zhuǎn)換器由一個(gè)采樣/保持放大器（SHA）,兩級(jí)位數(shù)相同的全并行模數(shù)轉(zhuǎn)換器（分別用于高位和低位量化），一個(gè)D/A轉(zhuǎn)換器和一個(gè)減法器構(gòu)成。全并行結(jié)構(gòu)只需一步就得到完整的一組數(shù)據(jù)，而它一共需要兩步才能產(chǎn)生一組數(shù)據(jù)。在第

34、一步，采樣/保持電路輸入信號(hào)，在保持階段，第一個(gè)模數(shù)轉(zhuǎn)換器對信號(hào)進(jìn)行量化，產(chǎn)生高位的數(shù)據(jù)(MSB),然后一個(gè)D/A轉(zhuǎn)換器把這個(gè)數(shù)據(jù)變回模擬信號(hào)，并與輸入的模擬信號(hào)相減。第二步，減出的余量送入第二級(jí)模數(shù)轉(zhuǎn)換器中量化，并產(chǎn)生低位的數(shù)據(jù)（LSB）。最終輸出的數(shù)據(jù)由高位數(shù)據(jù)和低位數(shù)據(jù)組成，由于低位數(shù)據(jù)的產(chǎn)生要經(jīng)過兩次A/D變換，因此兩步式結(jié)構(gòu)的轉(zhuǎn)換時(shí)間要比全并行的結(jié)構(gòu)長一些，但是仍然是非常快的。然而，由于兩步快閃需要的比較器遠(yuǎn)遠(yuǎn)少于同樣位數(shù)的全快閃結(jié)構(gòu)，因此大大地節(jié)省了功耗和芯片面積（例如，同樣是10位分辨率，全快閃需要1023個(gè)比較器，而兩步快閃由于每一個(gè)的比較位數(shù)都是5位，所以僅需要31+31=6

35、2個(gè)）。兩步式模數(shù)轉(zhuǎn)換器的主要優(yōu)點(diǎn)是減少了比較器的數(shù)目，因此它消耗的功耗，占有的芯片面積和輸入電容都比全并行的模數(shù)轉(zhuǎn)換器小。不過，由于兩次子模數(shù)轉(zhuǎn)換都需要在采樣保持電路的保持周期進(jìn)行，因此需要三個(gè)時(shí)鐘周期完成一次轉(zhuǎn)換，整體轉(zhuǎn)換周期長，轉(zhuǎn)換速率不高：信號(hào)在通信中增益，第二級(jí)比較器精度要求較高，不利于設(shè)計(jì)設(shè)計(jì)。兩步快閃結(jié)構(gòu)經(jīng)常被用于8位以上分辨率的高速應(yīng)用中。為了改進(jìn)兩步式結(jié)構(gòu)的不足，圖2.3是一種改進(jìn)的兩步式結(jié)構(gòu)。與圖2.2的結(jié)構(gòu)相比，它在余量輸出和低位子模數(shù)轉(zhuǎn)換器之間增加一個(gè)采樣/保持電路在同步時(shí)鐘控制下工作。在第一個(gè)周期，輸入采樣/保持電路（SHI）對模擬輸入信號(hào)采樣，并把采樣的值保持到余量

36、計(jì)算完成，完成高位數(shù)據(jù)的量化；在第二周期，期間保持電路（SH2）保持余量值，同時(shí)低位A/D轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換的同時(shí)。顯然，由于增加了級(jí)間采樣/保持電路，在低位A/D轉(zhuǎn)換的同時(shí)，輸入采樣電路可以進(jìn)行下一次采樣。這樣，高位和低位快閃被級(jí)間采樣/保持電路分成了兩級(jí)，分別獨(dú)立地進(jìn)行高位和低位轉(zhuǎn)換，因此使速度比改進(jìn)提高了近一倍。由于對高位和低位的轉(zhuǎn)換相差一個(gè)周期，為了保證數(shù)據(jù)同步，要在高位數(shù)據(jù)后加一個(gè)移位寄存器對其延遲。這樣，在模擬輸入信號(hào)和數(shù)字輸出信號(hào)之間會(huì)有2個(gè)周期的延遲，這個(gè)延遲被稱為轉(zhuǎn)換器的“l(fā)atency”圖上面的這種操作方式就是所謂的流水線操作方式，改進(jìn)的兩步式模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)其實(shí)就是流水線模數(shù)

37、轉(zhuǎn)換器的雛形。它克服了兩步快閃結(jié)構(gòu)上的缺陷，充分地利用了硬件資源，是速度和 精度達(dá)到了幾乎完美的優(yōu)化。流水線模數(shù)轉(zhuǎn)換器1987年，第一個(gè)單片集成的CMOS流水線A/D轉(zhuǎn)換器被設(shè)計(jì)成功。此后的十幾年，這種結(jié)構(gòu)獲得了不斷改進(jìn)，成為高速，高精度A/D轉(zhuǎn)換器的主流產(chǎn)品。流水線行ADC主要是針對全并行ADC的上訴缺點(diǎn)，在改進(jìn)兩步式模數(shù)轉(zhuǎn)換器的基礎(chǔ)上面，把模數(shù)變換分成了幾個(gè)子變換部分來實(shí)現(xiàn)的。如圖2.4所示，流水線結(jié)構(gòu)模式周期有m級(jí)流水線來構(gòu)成，每一級(jí)都包含了采樣保持電路。低分辨率的子模數(shù)轉(zhuǎn)換器，子模數(shù)轉(zhuǎn)換器電路，余量和增益電路（最后一部分沒有DAC）。電路工作時(shí)，前一級(jí)采樣保持電路采集樣本信號(hào)一路送入與

38、其配套的子模數(shù)轉(zhuǎn)換器變?yōu)閗位二進(jìn)制數(shù)字信號(hào)，另一路送入減法器與相應(yīng)k位的子模數(shù)轉(zhuǎn)換電路輸出的信號(hào)相減，其結(jié)果經(jīng)過放大后送入下一級(jí)采樣保持電路，接著實(shí)現(xiàn)與前一級(jí)相同的運(yùn)算與變換過程。最后，由數(shù)字誤差校正電路對每部分子模數(shù)轉(zhuǎn)換器輸出的數(shù)字信號(hào)統(tǒng)一進(jìn)行校正，并最終輸出n位二進(jìn)制代碼信號(hào)。由于每級(jí)都有內(nèi)部的采樣保持電路，所以它們能夠同時(shí)進(jìn)行數(shù)據(jù)的轉(zhuǎn)換，這就保證了流水線模數(shù)轉(zhuǎn)換器每個(gè)時(shí)鐘周期產(chǎn)生一次轉(zhuǎn)換輸出。從整個(gè)轉(zhuǎn)換過程來看，流水線工作方式可以看做是串行的，但就每一步轉(zhuǎn)換來看，是并行工作的。因而總的最大轉(zhuǎn)換速率取決于單級(jí)電路的最大速度，而且，總的轉(zhuǎn)換速率與流水線的級(jí)數(shù)沒有關(guān)系。總之，流水線模數(shù)轉(zhuǎn)換器所

39、完成的功能就是一個(gè)不斷地求商取余數(shù)，并把余數(shù)放大相應(yīng)的倍數(shù)，然后重復(fù)相同的操作。直到達(dá)到最終所需要的結(jié)果l流水線結(jié)構(gòu)的最大優(yōu)勢在于速度，精度，功耗等方面的很好的平衡，而且可以工作在更低的電壓條件下。兩步式轉(zhuǎn)換器雖然達(dá)到了降低硬件消耗的目的，但是它所需要的比較器數(shù)目仍然和轉(zhuǎn)換器的分辨率成指數(shù)關(guān)系。而且在第二個(gè)模數(shù)轉(zhuǎn)換器中需要更高精度的比較器。與兩步式主要的不同之處在于：（1）流水線結(jié)構(gòu)每一級(jí)均有采樣保持電路，所以各級(jí)可以同步處理，提高數(shù)據(jù)輸出的效率，這也正是流水線的概念。（2）級(jí)間放大器的增益大于1，后級(jí)的非線性效應(yīng)會(huì)被前級(jí)的增益所衰減，降低后級(jí)電路的要求以進(jìn)一步優(yōu)化功耗和面積。（3）數(shù)字校正算

40、法和亢余校正的技術(shù)，可以把電路非理想因素對線性的影響減到最小，放寬對比較器失調(diào)的要求，可以采用動(dòng)態(tài)比較器減小功耗。基于以上的這些特點(diǎn)，流水線行模數(shù)轉(zhuǎn)換在保持較高轉(zhuǎn)換速率的同時(shí)，其他路規(guī)模和功耗與分辨率接近線性關(guān)系而不是隨分辨率提高大幅指數(shù)增加。流水線模數(shù)轉(zhuǎn)換器的體系結(jié)構(gòu)流水線結(jié)構(gòu)的基本思想就是把總體上要求的轉(zhuǎn)換精度平均分配到每一級(jí)，每一級(jí)的轉(zhuǎn)換結(jié)果合并在一起可以得到最終的轉(zhuǎn)換結(jié)果。流水線結(jié)構(gòu)的轉(zhuǎn)化率幾乎與級(jí)數(shù)無關(guān)。每一級(jí)可以有不同的位數(shù)，最簡單的1位，每一級(jí)只要1個(gè)比較器，缺點(diǎn)是沒有校準(zhǔn)位：對于7位以上精度的轉(zhuǎn)換器，必須要有校準(zhǔn)功能。每一級(jí)的亢余放大器放大輸入信號(hào)與D/A轉(zhuǎn)換器的輸出信號(hào)的差值

41、電壓是整個(gè)電路的主要頸瓶：隨著每一級(jí)位數(shù)的增加，放大器增益G要求增大，同時(shí)，帶寬也將按同比例大幅減小。因此，如何確定流水線的每級(jí)轉(zhuǎn)換位數(shù)是一個(gè)重要的問題，流水線結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器每一級(jí)所完成的轉(zhuǎn)換精度依賴于具體應(yīng)用中要求的轉(zhuǎn)換速度和轉(zhuǎn)換精度。因?yàn)樗鼪Q定了為達(dá)到所要求的精度系統(tǒng)所需要的級(jí)數(shù)和級(jí)間增益倍數(shù)。這些又決定了體現(xiàn)如何在面積和轉(zhuǎn)換速度間取舍。研究單級(jí)分辨率與線性的關(guān)系，可以得出結(jié)論：從線性度的角度出發(fā)，希望大的單級(jí)分辨率，但若A/D轉(zhuǎn)換器采用了亢余位和數(shù)字校正，且級(jí)間增益至少為2，則其對線性度的作用不大。一般來說，一些低速高精度的模數(shù)轉(zhuǎn)換器往往每級(jí)的轉(zhuǎn)換精度較高，比如說每級(jí)4比特，而一些對速

42、度要求較高的模數(shù)轉(zhuǎn)換器往往每級(jí)的轉(zhuǎn)換精度較低，最低的就是2比特。對于N位的轉(zhuǎn)換精度，流水線每一級(jí)內(nèi)部需要一個(gè)放大倍數(shù)2的放大器來放大余數(shù)。這一放大器的帶寬決定了整個(gè)模數(shù)轉(zhuǎn)換器信號(hào)通道的帶寬。由于運(yùn)算放大器的增益帶寬乘積在一定的功耗和一定的工藝下市基本恒定的，所以放大器的閉環(huán)放大倍數(shù)越低，放大器的帶寬也就越大，這個(gè)模數(shù)轉(zhuǎn)換器的能達(dá)到的速度也就越高。2比特/級(jí)的流水線結(jié)構(gòu)非常簡單，通道帶寬最大，而且在設(shè)計(jì)過程中可以共用或者節(jié)省很多部件，因此一度獲得廣泛的應(yīng)用。從單機(jī)分辨率與速度，功耗的關(guān)系看，低采樣率下，采用大的單級(jí)分辨率功耗較小，但存在與工藝相關(guān)的拐點(diǎn)頻率，超過它之后，較小的單級(jí)分辨率功耗較小。

43、在高頻AD轉(zhuǎn)換器設(shè)計(jì)中，采用最小的單級(jí)分辨率能獲得最大的轉(zhuǎn)化率及最小的芯片功耗。4 電路分析這是參考電壓模塊的原理圖（圖4.1）這個(gè)電路的輸入為前一模塊（采樣保持電路模塊）的兩個(gè)相位差為180度的輸出，通過ref10引腳輸入10uA的電流，流過10個(gè)相互串聯(lián)的電阻產(chǎn)生一個(gè)0.5V的量程。這個(gè)電路的兩個(gè)輸入信號(hào)產(chǎn)生一個(gè)共模信號(hào)，通過adc_cascode_opamp模塊產(chǎn)生一個(gè)參考電壓量程的原點(diǎn)。在我們完成原理圖輸入，設(shè)置好元器件的參數(shù)后我們把電路做成一個(gè)sample 模型S/H，新建一個(gè)電路，加入激勵(lì)信號(hào)，如圖4.2 所示：圖仿真測試電路進(jìn)行參數(shù)設(shè)置如圖（圖4.3）使用 Spectre 工具，

44、對電路仿真，進(jìn)行瞬態(tài)分析，仿真波形如圖（圖4.4）5 版圖設(shè)計(jì) CMOS工藝概述CMOS 工藝技術(shù)是當(dāng)代 VLSI 工藝的主流工藝技術(shù)，它是在 PMOS 與 NMOS 工藝基礎(chǔ)上發(fā) 展起來的。其特點(diǎn)是將NMOS器件與 PMOS 器件同時(shí)制作在同一硅襯底上。CMOS 工藝技術(shù)一般可分為三類，即 P 阱CMOS工藝，N阱CMOS工藝，雙阱CMOS 工藝P 阱 CMOS 工藝以N型單晶硅為襯底，在其上制作 P 阱。NMOS 管做在 P 阱內(nèi)，PMOS 管做在N型襯底上。P 阱工藝包括用離子注入或擴(kuò)散的方法在 N 型襯底中摻進(jìn)濃度足以中和 N 型襯底并使其呈 P 型特性的 P 型雜質(zhì)，以保證 P 溝道

45、器件的正常特性。阱雜質(zhì)濃度的典 型值要比 N 型襯底中的高 510 倍才能保證器件性能。然而 P 阱的過度摻雜會(huì)對 N 溝道晶體管產(chǎn)生有害的影響，如提高了背柵偏置的靈敏度，增加了源極和漏極對 P 阱的電容等。 電連接時(shí)，P 阱接最負(fù)電位，N 襯底接最正電位，通過反向偏置的 PN 結(jié)實(shí)現(xiàn) PMOS 器件和 NMOS 器件之間的相互隔離。P 阱 CMOS 芯片剖面示意圖 5.1。N 阱 CMOS 正好和 P 阱 CMOS 工藝相反，它是在 P 型襯底上形成 N 阱。因?yàn)?N 溝道器件 是在 P 型襯底上制成的，這種方法與標(biāo)準(zhǔn)的 N 溝道 MOS(NMOS)的工藝是兼容的。在這種情 況下，N 阱中和

46、了 P 型襯底，P 溝道晶體管會(huì)受到過渡摻雜的影響。早期的 CMOS 工藝的N 阱工藝和 P 阱工藝兩者并存發(fā)展。但由于 N 阱 CMOS 中 NMOS 管直接在 P 型硅襯底上制作，有利于發(fā)揮 NMOS 器件高速的特點(diǎn)，因此成為常用工藝 。N 阱 CMOS 芯片剖面示意圖 5.2。圖隨著工藝的不斷進(jìn)步，集成電路的線條尺寸不斷縮小，傳統(tǒng)的單阱工藝有時(shí)已不滿足 要求，雙阱工藝應(yīng)運(yùn)而生。通常雙阱 CMOS 工藝采用的原始材料是在 N+或 P+襯底上外延一 層輕摻雜的外延層，然后用離子注入的方法同時(shí)制作 N 阱和 P 阱。使用雙阱工藝不但可以 提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖

47、現(xiàn)象。MOS 工藝的自對準(zhǔn)結(jié)構(gòu)，自對準(zhǔn)是一種在圓晶片上用單個(gè)掩模形成不同區(qū)域的多層結(jié) 構(gòu)的技術(shù)，它消除了用多片掩模所引起的對準(zhǔn)誤差。在電路尺寸縮小時(shí)，這種有力的方法 用得越來越多。有許多應(yīng)用這種技術(shù)的例子，例子之一是在多晶硅柵 MOS 工藝中，利用多 晶硅柵極對柵氧化層的掩蔽作用，可以實(shí)現(xiàn)自對準(zhǔn)的源極和漏極的離子注入，如圖 5.3。圖 5.3 自對準(zhǔn)示意圖上圖中可見形成了圖形的多晶硅條用作離子注入工序中的掩模，用自己的“身體”擋 住離子向柵極下結(jié)構(gòu)（氧化層和半導(dǎo)體）的注入，同時(shí)使離子對半導(dǎo)體的注入正好發(fā)生在 它的兩側(cè)，從而實(shí)現(xiàn)了自對準(zhǔn)。而且原來呈半絕緣的多晶硅本身在大量注入后變成低電阻 率的導(dǎo)

48、電體。可見多晶硅的應(yīng)用實(shí)現(xiàn)“一箭三雕”之功效。 單元版圖設(shè)計(jì).1 90nm制造工藝綜述在這次的版圖設(shè)計(jì)中我使用的是90nm工藝的標(biāo)準(zhǔn)元件進(jìn)行版圖設(shè)計(jì)的。半導(dǎo)體是制造芯片的重要元件，更先進(jìn)的半導(dǎo)體制造工藝，可以生產(chǎn)出體積更小、速度更快的芯片。因此半導(dǎo)體技術(shù)的發(fā)展，特別是半導(dǎo)體制造工藝的發(fā)展，對芯片的性能起相當(dāng)重要的作用。從1995年以來，芯片制造工藝的發(fā)展十分迅速，先后從0.5微米、0.35微米、0.25微米、0.18微米一直發(fā)展到目前的0.13微米，而新一代的0.09微米工藝也已初顯端倪。而新工藝的進(jìn)步也促使了術(shù)語的改變，過去我們常用0.18、0.13mm（micron metric，微米），

49、以后就要把單位改成nm（nanometer metric，納米、毫微米、十億分之一米），避免術(shù)語不同造成的混淆，以迎接90nm制造工藝的時(shí)代。我們常掛在嘴邊的微米制造工藝實(shí)際上指的是一種工藝尺寸，指的是在一塊硅晶圓片上集成的數(shù)以萬計(jì)的晶體管之間的連線寬度。按技術(shù)述語來說，指芯片上最基本功能單元門電路和門電路間連線的寬度。采用90nm的制造工藝，就是指門電路間的連線寬度為90nm。我們知道，1微米相當(dāng)于1/60頭發(fā)絲大小，經(jīng)過計(jì)算我們可以算出，0.09微米（90nm）相當(dāng)于1/670頭發(fā)絲大小。別小看這1/670頭發(fā)絲大小，這微小的連線寬度決定了芯片的實(shí)際性能。為此，芯片生產(chǎn)廠商不計(jì)余力地減小晶

50、體管間的連線寬度，來提高在單位面積上集成的晶體管數(shù)量。采用90nm的制造工藝，與130nm工藝相比，絕對不簡單的僅是連線寬度減少了4onm微米，而是芯片制造工藝上的一個(gè)質(zhì)的飛躍。90nm制造工藝的其它技術(shù)特性：1.2nm氧化物柵極厚度，僅有5個(gè)原子層厚。越薄的氧化物柵極越好，超薄的氧化物柵極可以提高晶體管的運(yùn)行速度。晶體管長度僅為50nm，未來兩年還可以進(jìn)一步縮小。目前的130nm工藝處理器的初始長度是70nm，現(xiàn)有大部分已經(jīng)降到60nm。低K值（絕緣常量）的摻碳氧化物（CDO)絕緣材料，減少線路與線路之間的電容，以提高芯片內(nèi)的信號(hào)速度并降低芯片功耗。這一絕緣材料通過簡單的雙層堆疊設(shè)計(jì)實(shí)現(xiàn)，非

51、常容易制造。邁入90納米的技術(shù)，半導(dǎo)體前段工藝中的晶體管漏電(leakage)問題、SOI技術(shù)、光刻技術(shù)及后段工藝中的低介電質(zhì)材料問題，都使廠商面臨挑戰(zhàn)。因?yàn)榫€寬越來越細(xì)，晶體管漏電問題將更加嚴(yán)重，晶圓廠必須尋找新工具或方法，以防止電流跨閘外漏。臺(tái)積電在90納米工藝的解決辦法是將氮注入晶體管的閘極。5.2.2電容的版圖設(shè)計(jì)一個(gè) MOS 晶體管能作為電容使用，但輕摻雜背柵增加了它的寄生電阻。可以獲得較 好的結(jié)果是使用在重?fù)诫s擴(kuò)散區(qū)形成的氧化層電介質(zhì)層薄膜。在標(biāo)準(zhǔn)雙極工藝中制備的 MOS 電容有時(shí)使用發(fā)射擴(kuò)散區(qū)作為下極板。除非工藝形成一個(gè)額外的薄層發(fā)射區(qū)氧化層，否則要求需要增加的一個(gè)掩模板來產(chǎn)生適

52、當(dāng)?shù)碾娊橘|(zhì)氧化層。MOS 晶體管不適于用作電容，但在 CMOS 工藝中它們是唯一的選擇。應(yīng)該偏置用作電容的 MOS 晶體管，以避免電容在閾值電壓附近泄漏，如圖 5.4。圖 5.4 電容工區(qū)這樣就可以把器件放在兩種正偏工作模式中：積累態(tài)或強(qiáng)反型。積累態(tài)要求對 NMOS 柵正偏，或?qū)?PMOS 柵反偏。偏壓至少 1V 會(huì)保證晶體管工作在電容曲線的相對線性部分， 這限制了電壓變化大約10%。源和漏電極沒有作用，只要器件工作在積累態(tài)就可去除。 作為電容的一個(gè) MOS 晶體管有實(shí)際的串連電阻，大多數(shù)同下電極板相配合。能通過使用適 當(dāng)長度的短溝道來最小化電阻，理想的是 25m 或更少。如果省略源和漏擴(kuò)散區(qū)

53、，那么背 柵接觸能在柵周圍使用。如圖 5.5 所示： 圖 5.5 電容版圖當(dāng)柵正偏并且閾值電壓的總值加 1V 時(shí)，一個(gè) NMOS 晶體管進(jìn)入反型層。當(dāng)柵負(fù)偏時(shí)一 個(gè) PMOS 晶體管工作在強(qiáng)反型，偏置電壓應(yīng)超過閾值電壓至少 1V。一個(gè) MOS 電容工作在反 型，要求源/漏電極接觸溝道。這些電極通常連接到背柵端子中。反型工作的電容版圖同 典型的 MOS 晶體管相同。 MOS管的版圖設(shè)計(jì)圖 5.6 中分別是一個(gè) PMOS 和一個(gè) NMOS。有源區(qū)是定義 MOS 管可以形成的地方的擴(kuò)散區(qū)間, 也就是說只有被有源區(qū)覆蓋的部分才是 MOS 管的有效部分。為了與阱(well) 或者襯底( substrat

54、e) 接觸連接,需要一個(gè)叫做 P-imp 層來決定形成 P型或者 N-imp 層來決定形成 N型。而多晶硅在本圖中的作用則是用來形成 MOS 管的柵電極。藍(lán)色的 2 條金屬連線分別作為 MOS 管的漏極電極和源極電極。在本設(shè)計(jì)中我們采用的是 n 阱 CMOS 工藝, 則襯底是 p 型低摻雜。n 溝道 MOS 管直接在襯底上制造, 在圖 56 右圖中, NMOS 需要選 用 N+,最外面紅色部分是氧化層，增加管子的驅(qū)動(dòng)電壓，有了它才可以達(dá)到。因?yàn)橐话?nMOS 晶體管襯底接 VSS 低電源端, 所以為了讓 p 型襯底與VSS接口接觸要采用 P+。 而 p 溝道 MOS 管則需要做在 n 阱上,然

55、后采用 P+。因?yàn)橐话?PMOS 晶體管襯底接 Vdd 高電 源, 為了讓作為 PMOS 襯低的 n 阱與 V dd 接口接觸, 采用 N+。用綠色表示的多晶硅被紅色氧化區(qū)覆蓋的部分才作為 MOS 管的有效柵電極, 該柵與有源區(qū)形成的矩形寬邊方向就是 MOS 管子的有效溝道長度(L) ,而矩形長邊方向則是溝道寬度(W )，所以矩形的長寬比就是管子的W/L。 圖 5.6 PMOS 管和 NMOS 管MOS 管的簡化版圖設(shè)計(jì)希望盡量得到正方形圖案才是最緊湊的。如果 MOS 的溝道寬長 比比較大,則版圖上的 MOS 管是非常的瘦長的,根據(jù)圖 5.7 的 MOS 管等效拆分原理, 這 時(shí)我們可以適當(dāng)?shù)?/p>

56、將一個(gè)溝道寬長比為W/L 拆成 n 個(gè)寬長比為1/n*W/L 的管子來 表示，在版圖則參看圖 5.8,進(jìn)一步在版圖上簡化則可以將拆分后的管子的源極或者漏極 重疊在一起,參見圖 5.9：圖 5.7 MOS 管的拆分原理 圖 5.8 版圖拆分 圖 5.9 版圖合 電阻的版圖設(shè)計(jì)為了對元件有一個(gè)全面的理解，我們下面分步介紹多晶硅電阻的制造工藝。在這里采用硅片作為襯底材料。在襯底上沉積一層多晶硅，這就是得到的電阻層，為了使電流流入多晶硅，必須設(shè)置連接點(diǎn)，因此，需要在多晶硅層上覆蓋一層氧化層，它的良好絕緣性能將對以后的材料層形成隔離，防止在不需要接觸的地方與下面的多晶硅短接。接下來是在氧化層上刻蝕出接觸

57、孔，這些孔準(zhǔn)確地位于需要與多晶硅接觸的地方，因此稱它們?yōu)榻佑|孔。在刻蝕了孔的位置沉積一些金屬材料，金屬填入了接觸孔并于多晶硅接觸，這兩個(gè)接觸點(diǎn)一個(gè)位于較高的電位，一個(gè)位于較低的電位，在電壓的作用下，在多晶硅條上形成了電流。然而在實(shí)際的情況是，當(dāng)通過金屬接觸點(diǎn)去測量一個(gè)較小尺寸的電阻時(shí)，測量值高于預(yù)計(jì)值，那是應(yīng)為在實(shí)際情況下，隨著正方形尺寸變小，我們發(fā)現(xiàn)電阻值并不穩(wěn)定，背離了我們以前的認(rèn)識(shí)。在制作中有很多的誤差，如接觸區(qū)誤差，當(dāng)接觸孔被刻蝕的時(shí)候，實(shí)際的加工尺寸會(huì)存在一些不確定的誤差，如果過刻蝕，即使輕微的，也會(huì)導(dǎo)致孔變大，因此，你得到的實(shí)際接觸孔尺寸和寬度發(fā)生了變化。當(dāng)設(shè)計(jì)電器的時(shí)候，需要對這

58、些有足夠的認(rèn)識(shí)，要考慮這些設(shè)計(jì)的誤差。制造商會(huì)提供工藝變化量，他們將為你測量這些誤差，這種設(shè)計(jì)和實(shí)際尺寸之間的不同我們稱為寬度的德爾塔（也稱為公差，誤差，變化量，尺寸變化，溢出或變化）。此外還有體區(qū)誤差，在類似接觸的情況，多晶硅也存在過刻蝕或欠刻蝕（通常情況下，多晶硅加工將使其變?。Ｒ虼?，在計(jì)算體電阻時(shí)我們必須考慮和。每個(gè)將有一個(gè)特定的數(shù)值，某種材料和工藝可能有一個(gè)誤差范圍，而另一種材料或工藝卻可能有完全不同的誤差，人們通過大量地硅片測試來確定每個(gè)項(xiàng)目的誤差。還有就是頭區(qū)誤差，如果體區(qū)主要是寬度變化引起誤差，那么，電阻的頭區(qū)也是一樣，如果體區(qū)變長，則頭區(qū)將變短，同樣的如果接觸區(qū)過刻蝕，則頭區(qū)

59、的長度也將變短。5.3 CMOS保護(hù)環(huán)設(shè)計(jì)COMS設(shè)計(jì)比標(biāo)準(zhǔn)雙型設(shè)計(jì)更容易引起閂瑣。這個(gè)弱點(diǎn)部分來源于現(xiàn)代 CMOS 越來越小的尺寸，部分來源于隔離系統(tǒng)的差別。CMOS 工藝通常用輕摻雜的外延層來代替雙極型工藝中的垂直 P+隔離。輕摻雜會(huì)提高由跨過隔離層形成的橫向雙極型晶體管的增益，使少數(shù)載流子注入更容易觸發(fā)硅可控整流器。P 型外延層的輕摻雜使它更難抽取襯底電流。這種工藝多數(shù)依賴 P襯底來減少通過襯底閂所的弱點(diǎn)，但是需要對采用保護(hù)環(huán)來防止橫向傳導(dǎo)更加小心。1.避免閂鎖效應(yīng)：最常見的 Latchup 誘因是電源、地的瞬態(tài)脈沖，這種瞬態(tài)脈沖可能的產(chǎn)生原因是瞬時(shí)電源中斷等，它可能會(huì)使引腳電位高于 v

60、dd 或低于 vss，容易發(fā)生 latchup。因此對于電路中有連接到電源或地的 MOS 管，周圍需要加保護(hù)環(huán)。2.容易發(fā)生 latchup 的地方：任何不與 power supply、substrate 相連的引腳都可能。所以精度要求高時(shí)，要查看是否有引腳引線既不連 power supply，也不連 substrate，凡是和這樣的引線相連的源區(qū)、漏區(qū)都要接保護(hù)環(huán)。3.保護(hù)環(huán)要起到有效的作用就應(yīng)該使保護(hù)環(huán)寬度較寬、電阻較低，而且用深擴(kuò)散材料。4. N 管的周圍應(yīng)該加吸收少子電子的 N 型保護(hù)環(huán)（ntap），ntap 環(huán)接 vdd；P 管的周 圍應(yīng)該加吸收少子空穴的 P 型保護(hù)環(huán)（ptap），