全國大學(xué)生電子設(shè)計(jì)大賽F題數(shù)字頻率設(shè)計(jì)報(bào)告

1、2015年全國大學(xué)生電子設(shè)計(jì)競賽數(shù)字頻率計(jì)（F題）【本科組】2015年8月15日摘要頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研 生產(chǎn)領(lǐng)域不可缺少的測量儀器，頻率測量在科技研究和實(shí)際應(yīng)用中的作用日益重 要。該系統(tǒng)由信號(hào)輸入電路、數(shù)據(jù)處理電路和顯示電路構(gòu)成，可實(shí)現(xiàn)數(shù)字頻率計(jì) 的測頻率、周期、占空比、脈寬等各項(xiàng)功能。以FPGA為核心處理數(shù)據(jù)最更大程度 地提高了精度。經(jīng)過綜合測評(píng)，發(fā)現(xiàn)該系統(tǒng)具有高分辨率、輸入頻率量程寬、測 量精度高和輸出穩(wěn)定等特點(diǎn)。關(guān)鍵詞：FPGA頻率計(jì) 高精度 等精度 高帶寬AbstractFrequency meter is a typical appl

2、ication of digital circuit, computer, com muni cations equipme nt, audio,video, and other areas of the scie ntificresearchproduct ionin dispe nsablemeasuri ng in strume nt,the role offreque ncy measureme nt in scie nee and tech no logy research and practical applicationis in creas in gly systemcon s

3、ists of sig nal in put circuit, dataprocess ing circuit and display circuit, which can realize the digital freque ncy metermeasuri ng freque ncy, cycle, pulse rate, pulse width and so on various FPGA as thecore process ing improves the accuracy of data is the the comprehensive evaluation,found that

4、the system has highresoluti on, wide in put freque ncy ran ge, high measureme nt accuracy and stableoutput.Keywords：FPGA Frequency meter、High precision、equal precision、High ban dwidth第一章 設(shè)計(jì)任務(wù)與要求設(shè)計(jì)任務(wù)設(shè)計(jì)并制作一臺(tái)閘門時(shí)間為 1s 的數(shù)字頻率計(jì)。設(shè)計(jì)要求基本要求(1) 頻率和周期測量功能a. 被測信號(hào)為正弦波，頻率范圍為 1Hz10MHz ;b. 被測信號(hào)有效值電壓范圍為 50mV1V;C.測量相對(duì)誤

5、差的絕對(duì)值不大于 10-4。(2) 時(shí)間間隔測量功能a. 被測信號(hào)為方波，頻率范圍為 100Hz1MHz ;b. 被測信號(hào)峰峰值電壓范圍為 50mV1V;c. 被測時(shí)間間隔的范圍為口 s100ms;d 測量相對(duì)誤差的絕對(duì)值不大于 10-2。(3) 測量數(shù)據(jù)刷新時(shí)間不大于 2s,測量結(jié)果穩(wěn)定，并能自動(dòng)顯示單位。發(fā)揮部分(1) 頻率和周期測量的正弦信號(hào)頻率范圍為1Hz100MHz，其他要求同基本要求(1)和( 3)。(2) 頻率和周期測量時(shí)被測正弦信號(hào)的最小有效值電壓為10mV，其他要求同基本要求( 1 )和( 3)。(3) 增加脈沖信號(hào)占空比的測量功能，要求：a. 被測信號(hào)為矩形波，頻率范圍為

6、1Hz5MHz ;b. 被測信號(hào)峰峰值電壓范圍為 50mV1V;c. 被測脈沖信號(hào)占空比的范圍為 10%90%;d. 顯示的分辨率為%，測量相對(duì)誤差的絕對(duì)值不大于 10-2（4）其他（例如，進(jìn)一步降低被測信號(hào)電壓的幅度等）。第二章方案討論與選擇方案設(shè)計(jì)方案一本方案以單片機(jī)為核心，實(shí)現(xiàn)波形數(shù)據(jù)的分析與顯示。先將被測信號(hào)進(jìn)行整形 放大，把被測的正弦波整形為矩形波。然后經(jīng)過分頻電路之后，再利用單片機(jī)的 計(jì)數(shù)器和定時(shí)器的功能對(duì)被測信號(hào)進(jìn)行計(jì)數(shù)。編寫相應(yīng)的程序可以使單片機(jī)自動(dòng) 調(diào)節(jié)測量的量程，并把測出的頻率數(shù)據(jù)送到顯示電路顯示。該方案雖然程序編寫 較為簡單但是整體上模塊漸多。流程框圖如下。方案二采用基于

7、FPGA的SOPQ可編輯片上系統(tǒng)）技術(shù)，實(shí)現(xiàn)波形數(shù)據(jù)的分析與顯示。在前置放大整形模塊對(duì)信號(hào)進(jìn)行放大整形之后輸入到FPGA主控板之中，由FPGA主控板實(shí)現(xiàn)數(shù)據(jù)處理和數(shù)據(jù)輸出的功能。穩(wěn)壓電源模塊為兩個(gè)放大整形模塊和FPGA主控板供電。 基于SOPC的特點(diǎn)， 這種方法除了放大整形模塊外， 可以把其余 部全部集合在一片F(xiàn)PGA主控板上，使整體的體積大大減少的同時(shí)還提高了穩(wěn)定性， 測頻精度高，測頻范圍大，調(diào)試方便。流程框圖如下。方案選擇經(jīng)過綜合考慮，方案二相對(duì)于方案一來說，程序編寫靈活度高，整體結(jié)構(gòu)簡潔, 相對(duì)容易達(dá)到設(shè)計(jì)要求，且精度高，調(diào)試方便，所以我們選擇了方案二。第三章理論分析與計(jì)算總體分析數(shù)字頻

8、率計(jì)由以下幾個(gè)模塊構(gòu)成：（1）輸入模塊：對(duì)輸入信號(hào)的波形進(jìn)行整形放大，以適合于計(jì)數(shù)器的工作。（2）計(jì)數(shù)器：累計(jì)輸入脈沖的個(gè)數(shù)，并將結(jié)果用十進(jìn)制數(shù)字顯示。（3）時(shí)間基準(zhǔn)：對(duì)晶體振蕩器產(chǎn)生的標(biāo)準(zhǔn)頻率經(jīng)過分頻和倍頻，產(chǎn)生閘門時(shí)間和 標(biāo)準(zhǔn)信號(hào)。（4）鎖存器：鎖存信號(hào)以便做后續(xù)操作。（5）處理與分析模塊：對(duì)整形之后的數(shù)據(jù)進(jìn)行控制和分析。（6）顯示模塊：輸出顯示被測信號(hào)的數(shù)據(jù)。各項(xiàng)被測參數(shù)等精度測量的原理：等精度測量的一個(gè)最大的特點(diǎn)是測量的實(shí)際門控時(shí)間不是一個(gè)固定值， 而是 個(gè)與被測信號(hào)有關(guān)的值，且是被測信號(hào)的整數(shù)倍，即與被測信號(hào)同步。因此，避 免了對(duì)被測信號(hào)計(jì)數(shù)所產(chǎn)生1個(gè)字誤差，并且達(dá)到了在整個(gè)測試頻段

9、的等精度測 量。在計(jì)數(shù)允許的時(shí)間內(nèi)，同時(shí)對(duì)標(biāo)準(zhǔn)信號(hào)和被測信號(hào)進(jìn)行技術(shù)，再通過數(shù)學(xué)公 式推導(dǎo)出被測信號(hào)的頻率。等精度測量的實(shí)現(xiàn)我們以被測信號(hào)的上升沿作為開啟閘門和關(guān)閉閘門的驅(qū)動(dòng)信號(hào)， 只有在被測信 號(hào)的上升沿才將預(yù)置閘門的狀態(tài)鎖存，因此在實(shí)際閘門Tx內(nèi)被測信號(hào)的個(gè)數(shù)就能 保證整數(shù)個(gè)周期，這樣就避免被測信號(hào)的1的誤差， 但會(huì)產(chǎn)生高頻的標(biāo)準(zhǔn)頻率信 號(hào)的1周期誤差，由于標(biāo)準(zhǔn)頻率f0的頻率遠(yuǎn)高于被測信號(hào)，因此它產(chǎn)生的1周期誤差對(duì)測量精度的影響有限，可以大大提高測量精度。預(yù)置閘門信號(hào)是由FPGA的定時(shí)模塊產(chǎn)生，這里選擇預(yù)置閘門信號(hào)的時(shí)間長度為1s。測量時(shí)，由FPGA的定時(shí)模塊產(chǎn)生預(yù)置閘門信號(hào)，啟動(dòng)FPGA

10、內(nèi)的2個(gè)計(jì)數(shù)器，分別對(duì)被測信號(hào)和 基準(zhǔn)信號(hào)計(jì)數(shù)。首先給出閘門開啟信號(hào)（預(yù)置閘門上升沿）?,此時(shí)計(jì)數(shù)器并不會(huì)馬上 開始計(jì)數(shù),?而是等到被測信號(hào)的上升沿到來時(shí),?計(jì)數(shù)器才真正開始計(jì)數(shù)。然后預(yù)置 閘門關(guān)閉信號(hào)（下降沿）?到來時(shí),計(jì)數(shù)器并不立即停止計(jì)數(shù),而是等到被測信號(hào)的上 升沿到來時(shí)才結(jié)束計(jì)數(shù),完成1?次測量過程。?（1） 頻率的計(jì)算：若在一次實(shí)際閘門時(shí)間Tx中,標(biāo)準(zhǔn)信號(hào)與被測信號(hào)的脈沖個(gè)數(shù)分別記為NO和Nx,則fx （Nx/ NO）/ fO其中fO為標(biāo)準(zhǔn)信號(hào)的頻率。（2） 周期的計(jì)算：用1/T代替上式中的f即可得到周期計(jì)算公式（TO是標(biāo)準(zhǔn)頻率的周期）：Tx （NO/ Nx）TO（3） 占空比的計(jì)算

11、：因?yàn)檎伎毡燃幢粶y信號(hào)正脈沖的持續(xù)時(shí)間T1與脈沖總周期TX的比值，所以 可以設(shè)一個(gè)周期內(nèi)的正脈沖的時(shí)間為T1，則我們所求的占空比計(jì)算公式為：T1/Tx。4)時(shí)間間隔測量：當(dāng)?shù)谝粋€(gè)脈沖上升沿到來時(shí)開始計(jì)數(shù)， 第二個(gè)上升沿到來時(shí)計(jì)數(shù)停止， 時(shí)間差為t， 間隔時(shí)間為t/T0等精度數(shù)字頻率計(jì)誤差分析若被測頻率為fx，設(shè)其真實(shí)值為ft，在一次測量中，計(jì)數(shù)的起停是由被測頻 率的上升沿決定的，因此在T時(shí)間內(nèi)對(duì)被測信號(hào)的脈沖個(gè)數(shù)Nx的計(jì)數(shù)是無誤差的, 而在此時(shí)間內(nèi)對(duì)標(biāo)準(zhǔn)信號(hào)脈沖個(gè)數(shù)N0的計(jì)數(shù)與Nx的值最多相差一個(gè)脈沖，即得：ft / ft N/NO。又因?yàn)?小=1，所以 ft / ft此可得出結(jié)論就是標(biāo)準(zhǔn)頻率

12、越大，誤差越小。寬帶通道放大器分析題目要求所需的寬帶為1 Hz 1 OOMHz，因此我們選用增益帶寬積較大的三極 管對(duì)輸入信號(hào)的電壓進(jìn)行放大，同時(shí)為了減少對(duì)上一級(jí)電路的影響，盡量增大輸 入阻抗。提高儀器靈敏度的措施(1) 輸入電路的輸出采用高速PNP開關(guān)管-2N5771,其可以輸出最小周期為15ns的脈沖。(2) 采用了ALTERA公司CYCLONEW系列的FPGA，并行執(zhí)行程序，且具有90ns的讀寫速度，保證了數(shù)據(jù)的及時(shí)處理與反饋。(3)FPGA的程序采用速度優(yōu)化，最大程度減少了運(yùn)算時(shí)間。AN=1，貝U可得至 U：ft / Nx fO/(NON)。又因?yàn)?ft / ft (ft fx)/ f

13、t，所以可1/NO，而 NO T* fO。因圖1高低頻切換圖2.帶通第四章 硬件電路與程序設(shè)計(jì)硬件電路系統(tǒng)硬件結(jié)構(gòu)圖如下:前置信號(hào)輸入電路高低頻切換該電路的功能通過繼電器來實(shí)現(xiàn)，100KH作為臨界值，當(dāng)輸入頻率小于100KHZ寸，繼電器不工作，否則工作，可以提高高頻率的精度值，女口 圖1。帶通限制與保護(hù)電路該電路可將頻率帶通限制在1HZ-100MHN間。同時(shí)增加了幅度保護(hù)電路，當(dāng)三極管基級(jí)電壓大時(shí)，三極管導(dǎo)通接地，保護(hù)電路， 如圖2。輸入輸入放大電路將電壓信號(hào)放大，通過滑動(dòng)變阻器還可以選擇最佳線性放大工作 點(diǎn)，獲得最大的頻率寬度，如圖3。波形轉(zhuǎn)換電路通過MC10H116FN將上級(jí)輸入的壓差逐步

14、放大到約來控制 輸出電路的三極管導(dǎo)通與截止，如圖4。圖3.放大電路圖4.波形轉(zhuǎn)換電路輸出電路通過的壓降差控制兩個(gè)三極管的通斷輸出高低電平，將ECL電平 轉(zhuǎn)換為TTL電平，供FPGA處理數(shù)據(jù)時(shí)識(shí)別。主控FPGA主控FPGA主芯片采用ALTERA公司CYCLONE系列的EP4CE6F17C8N采用并 行FLASH芯片AM29LV320B容量4MBYTE90NS讀寫速度；采用128MBIT高速SDRAM,K4S281632大儲(chǔ)存容量；采用大容量配置芯片EPCS16系統(tǒng)時(shí)鐘為50M顯示模塊用TTL液晶顯示，可以清晰顯示所測數(shù)據(jù)。電源模塊選用一般的穩(wěn)壓電路方案，采用LM7805將輸入電壓轉(zhuǎn)化為相對(duì)穩(wěn)定的

15、5V的電 壓。經(jīng)過測試發(fā)現(xiàn)紋波較小，符合我們?cè)O(shè)計(jì)的要求。程序設(shè)計(jì)FPGA處理數(shù)據(jù)程序框圖閘門第五章測試方案與結(jié)果測試方案與測試結(jié)果測試方案測試儀器：信號(hào)發(fā)生器：安捷倫示波器：安捷倫DSO-X-2022A萬用表：安捷倫34401A測試結(jié)果頻率測試數(shù)據(jù)：正弦波輸入頻率通道 A 測試結(jié)果通道 B 測試結(jié)果輸入頻率通道 A 測試結(jié)果通道 B 測試結(jié)果1HZ5HZ門控電路計(jì)數(shù)器33522、AFG3101100HZ555HZ1KHZ10KHZ100KHZ687KHZ5MHZ10MHZ15MHZ25MHZ55MHZ65MHZ88MHZ95MHZ100MHZ110MHZ周期測試數(shù)據(jù)：正弦波輸入頻率通道 A 測

16、試結(jié)果通道 B 測試結(jié)果輸入頻率通道 A 測試結(jié)果通道 B 測試結(jié)果1HZ5HZ100HZ555HZ1KHZ10KHZ10KHZ10KHZ100KHZ687KHZ5MHZ10MHZ15MHZ25MHZ40MHZ55MHZ65MHZ88MHZ95MHZ100MHZ110MHZ有效值測試數(shù)據(jù):輸入電壓通道A測試結(jié) 果 通道B測試結(jié) 果輸入電壓通道A測試結(jié) 果 通道B測試結(jié) 果45MV50MV80MV100MV200MV330MV525MV760MV800MV900MV1V峰-峰值測試數(shù)據(jù):輸入電壓通道A測試結(jié) 果 通道B測試結(jié) 果輸入電壓通道A測試結(jié) 果 通道B測試結(jié) 果45MV45MV45MV5

17、0MV50MV50MV80MV80MV80MV100MV100MV100MV200MV200MV200MV330MV330MV330MV525MV525MV525MV760MV760MV760MV800MV800MV800MV900MV900MV900MV1V1V1V時(shí)間間隔測試:矩形波占空比測試結(jié)果:輸入頻率通道A測試結(jié) 果 通道B測試結(jié) 果輸入頻率通道A測試結(jié) 果 通道B測試結(jié) 果1HZ5HZ100HZ555HZ1KHZ10KHZ100KHZ687KHZ5MHZ10MHZ占空比范圍測試結(jié)果:占空比通道 A 測試結(jié)果通道 B 測試結(jié)果輸入頻率通道 A 測試結(jié) 果通道 B 測試結(jié)果10%1HZ

18、15%100HZ36%1KHZ50%80KHZ70%687KHZ86%5MHZ測試結(jié)果分析經(jīng)過綜合測試，設(shè)計(jì)的頻率計(jì)體積小，功耗低，稍加修改就可以改變數(shù)字頻率 計(jì)測量范圍，擁有較高的整體性能和可靠性。可以實(shí)現(xiàn)各基本功能，有高分辨率、 輸入頻率量程寬、測量精度高和輸出穩(wěn)定等特點(diǎn)。參考文獻(xiàn)1康華光電子技術(shù)基礎(chǔ)（模擬部分）M.武漢：高等教育出版社2、韓冰.FPGA設(shè)計(jì)技巧與案例開發(fā)詳解M.北京：電子工業(yè)出版社.3、 清源科技.Protel99se電路原理圖與PCB設(shè)計(jì)及仿真M.北京：機(jī)械工業(yè)出版 社4、 閻石.數(shù)字電子技術(shù)基礎(chǔ)（第五版）M.北京：高等教育出版社5、李云鵬,王思明.基于FPGA勺等精度頻率計(jì)設(shè)計(jì)J.電子元件應(yīng)用6、楊守良.基于FPGA勺數(shù)字頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)J.現(xiàn)代電子技術(shù)7、 周小仨.基于EDA技術(shù)的頻率計(jì)系統(tǒng)研究與設(shè)計(jì)J.中外企業(yè)文化8陳云路，吳欽木數(shù)字頻率計(jì)設(shè)計(jì)J.現(xiàn)代機(jī)械C1907 SST5485 BF970 MC10H116FNG2N57712、輸入電路圖3、FPGA頂層設(shè)計(jì)圖pl 12unckO frequency: 24.000