《EDA技術(shù)基礎(chǔ)》課程教學(xué)大綱2013_電子信息工程

1、EDA技術(shù)基礎(chǔ)課程教學(xué)大綱課程名稱：EDA技術(shù)基礎(chǔ) 課程編碼：51610228學(xué) 時(shí)：54 學(xué) 分：3開課學(xué)期：5課程類別：專業(yè)平臺(tái)課程課程性質(zhì)：選修適用專業(yè)：電子信息工程先修課程：數(shù)字電子技術(shù)一、課程的性質(zhì)、目的與任務(wù)EDA技術(shù)基礎(chǔ)主要研究以計(jì)算機(jī)為設(shè)計(jì)平臺(tái)、以大規(guī)模可編程集成電路為物理載體的嵌入式數(shù)字系統(tǒng)的自動(dòng)設(shè)計(jì)理論和設(shè)計(jì)方法，是電子信息工程專業(yè)的選修課程。 通過本課程的學(xué)習(xí)，使學(xué)生了解可編程邏輯器件的有關(guān)知識(shí)、EDA技術(shù)的基本原理和方法，掌握VHDL語言在電子系統(tǒng)設(shè)計(jì)中的應(yīng)用。熟悉EDA軟件的使用，會(huì)進(jìn)行原理圖輸入或文本輸入、時(shí)序或功能仿真和下載實(shí)現(xiàn)驗(yàn)證，熟悉應(yīng)用硬件描述性語言VHDL

2、設(shè)計(jì)數(shù)字系統(tǒng)的基本設(shè)計(jì)方法。并為其它后續(xù)課程奠定EDA基礎(chǔ)。二、教學(xué)內(nèi)容及基本要求第一章 EDA概述教學(xué)目的和要求：了解EDA技術(shù)及其重要性；EDA技術(shù)的知識(shí)體系；EDA技術(shù)的特點(diǎn)和發(fā)展趨勢(shì)； EDA技術(shù)實(shí)現(xiàn)目標(biāo)；EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較；教學(xué)難點(diǎn)和重點(diǎn)：EDA技術(shù)的知識(shí)體系；EDA技術(shù)實(shí)現(xiàn)目標(biāo)；掌握VHDL的設(shè)計(jì)流程。教學(xué)方法和手段：多媒體教學(xué)。習(xí)題課，課外作業(yè)，輔導(dǎo)答疑交互進(jìn)行。1.1 EDA技術(shù)的概念1.1.1 EDA技術(shù)的實(shí)例引入1.1.2 EDA技術(shù)的概念1.1.3 EDA技術(shù)的重要性1.2 EDA技術(shù)的知識(shí)體系1.2.1 可編程邏輯器件1.2.2硬件描述語言HDL1.2.3

3、EDA工具軟件1.3 EDA技術(shù)的特點(diǎn)和發(fā)展趨勢(shì)1.3.1 EDA技術(shù)的主要特點(diǎn)1.3.2 EDA技術(shù)的發(fā)展趨勢(shì)1.4 專用集成電路ASIC1.4.1 ASIC的概念和分類1.4.2 可編程ASIC技術(shù)展望復(fù)習(xí)與作業(yè)要求：復(fù)習(xí)所講內(nèi)容，完成布置作業(yè)考核知識(shí)點(diǎn)：EDA技術(shù)的知識(shí)體系；EDA技術(shù)實(shí)現(xiàn)目標(biāo)；EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較； 第二章 可編程邏輯器件教學(xué)目的和要求：可編程邏輯器件的發(fā)展歷程與分類；PLD、CPLD、FPGA結(jié)構(gòu)與工作原理；CPLD和FPGA的編程與配置；在系統(tǒng)可編程邏輯器件；教學(xué)重點(diǎn)和難點(diǎn)：PLD、CPLD、FPGA結(jié)構(gòu)與工作原理；CPLD和FPGA的編程與配置。教學(xué)方法

4、與手段：多媒體教學(xué)。習(xí)題課，課外作業(yè)，輔導(dǎo)答疑交互進(jìn)行。2.1 概 述2.1.1 可編程邏輯器件的發(fā)展歷程2.1.2 可編程邏輯器件的分類2.1.3 PLD的基本結(jié)構(gòu)2.1.4 PLD邏輯符號(hào)的畫法和約定2.2 簡(jiǎn)單PLD2.2.1 PAL2.2.2 GAL2.3 CPLD和FPGA2.3.1 CPLD的基本結(jié)構(gòu)2.3.2 FPGA的基本結(jié)構(gòu)2.3.3 Altera公司器件介紹2.4 在系統(tǒng)可編程邏輯器件2.4.1 在系統(tǒng)可編程技術(shù)的特點(diǎn)2.4.2 ispLSI的結(jié)構(gòu)及系列器件介紹2.4.3 ispGDS介紹2.5 FPGA和CPLD的應(yīng)用選擇2.5.1 FPGA和CPLD的性能比較2.5.2

5、 FPGA和CPLD的應(yīng)用選擇復(fù)習(xí)與作業(yè)要求：復(fù)習(xí)所講內(nèi)容，完成布置作業(yè)考核知識(shí)點(diǎn)：可編程邏輯器件的發(fā)展歷程與分類、PLD、CPLD、FPGA結(jié)構(gòu)與工作原理；在系統(tǒng)可編程邏輯器件；CPLD和FPGA的編程與配置。第三章 EDA工具軟件與設(shè)計(jì)入門教學(xué)目的和要求：掌握EDA設(shè)計(jì)流程；CPLD和FPGA的編程與配置方法；常用EDA工具；MAX+plusII軟件操作；MAX+ plus II的原理圖輸入設(shè)計(jì)示例。教學(xué)重點(diǎn)和難點(diǎn)：MAX+ plus II的基本操作、原理圖設(shè)計(jì)輸入。教學(xué)方法與手段：多媒體教學(xué)。習(xí)題課，課外作業(yè)，輔導(dǎo)答疑交互進(jìn)行。3.1 EDA設(shè)計(jì)流程3.1.1 設(shè)計(jì)輸入3.1.2 設(shè)計(jì)實(shí)

6、現(xiàn)3.1.3 設(shè)計(jì)仿真3.1.4 編程或配置3.2 CPLD和FPGA的編程與配置方法3.2.1 CPLD的ISP方式編程3.2.2使用PC并行口配置FPGA3.2.3 用專用配置器件配置FPGA3.2.4 使用單片機(jī)配置FPGA3.3 常用EDA工具軟件3.3.1 MAX+ plus概述3.3.2 Lattice公司設(shè)計(jì)軟件概述3.4 MAX+ plus II的原理圖輸入設(shè)計(jì)示例3.4.1 一位全加器的設(shè)計(jì)3.4.2 2位十進(jìn)制計(jì)數(shù)譯碼電路的設(shè)計(jì)3.4.3總結(jié)與補(bǔ)充說明復(fù)習(xí)與作業(yè)要求：復(fù)習(xí)所講內(nèi)容，完成布置作業(yè)考核知識(shí)點(diǎn)：VHDL的設(shè)計(jì)流程， MAX+ plus II的原理圖輸入設(shè)計(jì)；MAX

7、+plusII軟件操作。第四章 VHDL硬件描述語言教學(xué)目的和要求：了解VHDL的特點(diǎn)；掌握VHDL程序結(jié)構(gòu)、VHDL語言要素、VHDL語法基礎(chǔ)，包括順序語句、并行語句和其它語句的結(jié)構(gòu)、特點(diǎn)及應(yīng)用。教學(xué)重點(diǎn)和難點(diǎn)：數(shù)據(jù)對(duì)象的定義及用法、賦值語句、流程控制語句；并行信號(hào)賦值語句的分類及結(jié)構(gòu)和特點(diǎn)。教學(xué)方法與手段：多媒體教學(xué)。習(xí)題課，課外作業(yè)，輔導(dǎo)答疑，實(shí)驗(yàn)課交互進(jìn)行。4.1 VHDL 概 述4.1.1 VHDL的優(yōu)點(diǎn)4.1.2 VHDL與Verilog、ABEL語言的比較4.1.3學(xué)習(xí)VHDL的注意事項(xiàng)4.2 VHDL程序結(jié)構(gòu)4.2.1 簡(jiǎn)單VHDL程序舉例4.2.2實(shí)體(ENTITY) 4.2

8、.3 結(jié)構(gòu)體(ARCHITECTURE) 4.2.4 庫(LIBRARY) 4.2.5 程序包(PACKAGE) 4.2.6 配置(CONFIGURATION) 4.3 VHDL語言要素4.3.1文字規(guī)則4.3.2數(shù)據(jù)對(duì)象4.3.3數(shù)據(jù)類型4.3.4 類型轉(zhuǎn)換4.3.5操作符4.4 VHDL順序語句4.4.1 IF語句4.4.2 CASE語句4.4.3 LOOP語句4.4.4 NEXT語句4.4.5 EXIT語句4.4.6 WAIT等待語句4.4.7 RETURN返回語句4.4.8 NULL空操作語句4.5 VHDL并行語句4.5.1 PROCESS進(jìn)程語句4.5.2 并行信號(hào)賦值語句4.5.

9、3 BLOCK塊語句4.5.4 元件例化語句4.5.5 GENERATE生成語句4.6子程序及子程序調(diào)用語句4.6.1子程序的定義4.6.2 子程序的調(diào)用4.6.3 子程序的重載4.7其它語句復(fù)習(xí)與作業(yè)要求：復(fù)習(xí)所講內(nèi)容，完成布置作業(yè)考核知識(shí)點(diǎn)：各基本模塊的寫法及用法。VHDL的文字規(guī)則和數(shù)據(jù)對(duì)象，VHDL數(shù)據(jù)類型，VHDL操作符；各種語句的結(jié)構(gòu)及應(yīng)用；第五章常用VHDL設(shè)計(jì)實(shí)例教學(xué)目的和要求：學(xué)習(xí)和掌握組合邏輯電路的設(shè)計(jì)；時(shí)序邏輯電路的設(shè)計(jì)；狀態(tài)機(jī)設(shè)計(jì)的設(shè)計(jì)方法和思路。教學(xué)重點(diǎn)和難點(diǎn)：組合邏輯電路的設(shè)計(jì)；時(shí)序邏輯電路的設(shè)計(jì)；狀態(tài)機(jī)設(shè)計(jì)教學(xué)方法與手段： 多媒體教學(xué)。習(xí)題課，課外作業(yè)，輔導(dǎo)答疑，

10、實(shí)驗(yàn)課交互進(jìn)行。5.1 組合電路邏輯設(shè)計(jì)5.1.1 門電路的設(shè)計(jì)5.1.2常用組合電路的設(shè)計(jì)5.2 時(shí)序電路邏輯設(shè)計(jì)5.2.1 觸發(fā)器設(shè)計(jì)5.2.2. 移位寄存器設(shè)計(jì)5.2.3 計(jì)數(shù)器設(shè)計(jì)5.3 狀態(tài)機(jī)設(shè)計(jì)5.3.1 摩爾型狀態(tài)機(jī)的設(shè)計(jì)5.3.2 米里型狀態(tài)機(jī)的設(shè)計(jì)復(fù)習(xí)與作業(yè)要求：復(fù)習(xí)所講內(nèi)容，完成布置作業(yè)考核知識(shí)點(diǎn)：組合邏輯電路的設(shè)計(jì)；時(shí)序邏輯電路的設(shè)計(jì)；狀態(tài)機(jī)設(shè)計(jì)三、課程教學(xué)的特色說明本課程通過介紹EDA技術(shù)的基本概念和可編程邏輯器件的邏輯結(jié)構(gòu)、工作模式、EDA設(shè)計(jì)流程和VHDL語言基本概念、設(shè)計(jì)方法及其應(yīng)用技術(shù)等，使學(xué)生較熟練地掌握EDA設(shè)計(jì)的基本方法。在學(xué)習(xí)本課程之前應(yīng)當(dāng)具備計(jì)算機(jī)的基

11、本應(yīng)用能力和模擬/數(shù)字電路方面的基礎(chǔ)知識(shí)。課程的教學(xué)采用課堂講授、課外自學(xué)和實(shí)驗(yàn)教學(xué)相結(jié)合的方式進(jìn)行。本課程實(shí)踐性較強(qiáng)，應(yīng)鼓勵(lì)學(xué)生不斷探索，多實(shí)踐。四、考試大綱1考試的目的與作用：要求學(xué)生在學(xué)完本課程以后，具有閱讀EDA電子設(shè)計(jì)技術(shù)資料的能力和進(jìn)行電子電路設(shè)計(jì)的開發(fā)能力，并為其它后續(xù)課程奠定EDA基礎(chǔ)。2考核內(nèi)容與考核目標(biāo)：本大綱考察學(xué)生在電子設(shè)計(jì)自動(dòng)化方面的基礎(chǔ)知識(shí)，主要有三個(gè)方面：(1）、大規(guī)?？删幊踢壿嬈骷?；(2)、硬件描述語言VHDL；(3)、軟件開發(fā)工具；3主要參考書（1）、EDA應(yīng)用技術(shù)焦素敏 編著 清華大學(xué)出版社（2）、EDA技術(shù)實(shí)用教程潘松 黃繼業(yè) 編著 科學(xué)出版社 4課程考試

12、內(nèi)容與教材的關(guān)系本大綱各章所規(guī)定的基本要求、知識(shí)點(diǎn)都是考試內(nèi)容?？荚囈采w到各章，并適當(dāng)突出重點(diǎn)章節(jié)，加大重點(diǎn)內(nèi)容的覆蓋密度。5分章節(jié)的考核知識(shí)點(diǎn)第一章 EDA概述1、EDA技術(shù)的知識(shí)體系；2、EDA技術(shù)實(shí)現(xiàn)目標(biāo)；3、EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較； 第二章 可編程邏輯器件1、可編程邏輯器件的發(fā)展歷程與分類；2、PLD、CPLD、FPGA結(jié)構(gòu)與工作原理；3、在系統(tǒng)可編程邏輯器件；4、CPLD和FPGA的編程與配置。第三章 EDA設(shè)計(jì)流程與開發(fā)工具1、VHDL的設(shè)計(jì)流程；2、MAX+ plus II的原理圖輸入設(shè)計(jì)；3、MAX+plusII軟件操作。第四章 VHDL硬件描述語言1、各基本模塊的寫

13、法及用法；2、VHDL的文字規(guī)則和數(shù)據(jù)對(duì)象；3、VHDL數(shù)據(jù)類型，VHDL操作符；4、各種語句的結(jié)構(gòu)及應(yīng)用；第五章VHDL程序設(shè)計(jì)基礎(chǔ)1、組合邏輯電路的設(shè)計(jì)；2、時(shí)序邏輯電路的設(shè)計(jì)；3、狀態(tài)機(jī)設(shè)計(jì)6題目類型與考核方式題目類型有：?jiǎn)雾?xiàng)選擇、判斷正誤、VHDL程序設(shè)計(jì)、數(shù)字系統(tǒng)綜合設(shè)計(jì)。試題難度可以分為：易、較易、較難和難四個(gè)等級(jí)?？己说闹饕康氖强疾鞂W(xué)生對(duì)電子系統(tǒng)EDA設(shè)計(jì)的“應(yīng)用”能力，而不是“死記硬背”。考試出題應(yīng)靈活多樣，采用閉卷形式考試。7成績(jī)?cè)u(píng)定辦法考試成績(jī)60%，實(shí)驗(yàn)成績(jī)30%，平時(shí)成績(jī)10%（作業(yè)、考勤）。五、課程主要參考書1.VHDL入門、解惑、經(jīng)典、實(shí)例、經(jīng)驗(yàn)總結(jié)，黃仁著，北京航空航天大學(xué)出版社2.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)，侯伯亨、顧心編著，西安電子科技大學(xué)出版社3.數(shù)字邏輯與VHDL設(shè)計(jì)，邊計(jì)年等譯，清華大學(xué)出版社4.FPGA設(shè)計(jì)及應(yīng)用，褚振勇、翁木云，西安電子科技大學(xué)出版社制定（修訂）人： 梁義濤 審核人：焦素敏 批準(zhǔn)人：張浩軍制定（修訂）時(shí)間：2013.1 審核時(shí)間：2013.1 批準(zhǔn)時(shí)間：2013.1附表： 教學(xué)安排及方式教學(xué)環(huán)節(jié)教學(xué)時(shí)數(shù)課程內(nèi)容講課實(shí)驗(yàn)習(xí)題