EDA洗衣機(jī)控制器.doc

第一章 設(shè)計(jì)說(shuō)明11 設(shè)計(jì)要求 設(shè)置2種工作方式：洗衣、甩干；顯示倒計(jì)時(shí)時(shí)間：洗衣時(shí)間為5分，甩干時(shí)間為15秒；具有緊急情況手動(dòng)停止功能。 用2個(gè)撥碼開(kāi)關(guān)設(shè)置工作方式：洗衣、甩干；用3個(gè)動(dòng)態(tài)數(shù)碼管顯示時(shí)間。12 設(shè)計(jì)思路通過(guò)三個(gè)減法計(jì)數(shù)器（十進(jìn)制、六進(jìn)制、五進(jìn)制）同步連接以實(shí)現(xiàn)倒計(jì)時(shí)功能；在啟動(dòng)前使用兩個(gè)撥碼開(kāi)關(guān)對(duì)計(jì)數(shù)器預(yù)置初值，以實(shí)現(xiàn)兩種功能（洗衣：五分鐘倒計(jì)時(shí)，甩干：15秒鐘倒計(jì)時(shí)），另外由一個(gè)撥碼開(kāi)關(guān)控制計(jì)時(shí)器的啟動(dòng)與暫停（洗衣機(jī)的啟動(dòng)與急停）；使用三個(gè)共陰極數(shù)碼管顯示時(shí)間，顯示方式為動(dòng)態(tài)掃描法。1 3 模塊介紹（1）減法計(jì)時(shí)器模塊（cnt1、cnt2、cnt3）圖 1Module cnt1 (.CP(CLK),.ENA(X10),.F(F),.LDN(LDN),.Q(X5),.OC(X1);Module cnt2 (.F(F),.LDN(LDN),.CP(CLK),.ENA(X1),.Q(X6),.OC(X2);Module cnt3 (.F(F),.LDN(LDN),.CP(CLK),.ENA(X4),.Q(X7),.OC(X3);三個(gè)減法計(jì)數(shù)器模塊分別為十進(jìn)制、六進(jìn)制、五進(jìn)制。CLK為時(shí)鐘信號(hào)輸入端；ENA為減法計(jì)數(shù)器使能端；F、LDN為預(yù)置數(shù)控制端，當(dāng)LDN有效時(shí)進(jìn)入預(yù)置數(shù)狀態(tài)，這時(shí)F為“1”則置為十五秒，F(xiàn)為“0”則置為五分鐘；Q為計(jì)數(shù)值輸出端；OC為借位端。（2）數(shù)碼管動(dòng)態(tài)掃描模塊圖 2Module cnt4 (.CLK(CLK1),.Q1(X5),.Q2(X6),.Q3(X7),.Q(X8),.SEG(SEG2:0);CLK為高頻時(shí)鐘信號(hào)輸入端；Q1、Q2、Q3為顯示信號(hào)輸入端；Q為顯示信號(hào)輸出端；SEG為數(shù)碼管位選信號(hào)輸出端。（3）七段顯示譯碼模塊Module dec7s (.A(X8),.Q(Q6:0);A譯碼信號(hào)輸入端，Q為共陰極數(shù)碼管段位信號(hào)輸出端。（4）RS觸發(fā)器模塊Module rs_ff (.Q(X9),.QN(X11),.SD(LDN),.RD(X12);SD、RD分別為置一與置零輸入端，Q為輸出端。（5）頂層模塊圖 3module top(Q,SEG,CLK,CLK1,FNC,F,LDN);Q為數(shù)碼管段控信號(hào)輸出；SEG為數(shù)碼管位控信號(hào)輸出；CLK為計(jì)數(shù)器時(shí)鐘信號(hào)輸入端；CLK1為動(dòng)態(tài)掃描高頻時(shí)鐘信號(hào)輸入端；FNC為計(jì)數(shù)器啟動(dòng)暫?？刂菩盘?hào)輸入端；F、LDN為功能控制信號(hào)輸入端。第二章 Verilog HDL設(shè)源程序2. 1 module top(Q,SEG,CLK,CLK1,FNC,F,LDN)（頂層模塊）module top(Q,SEG,CLK,CLK1,FNC,F,LDN);input CLK,CLK1,FNC,F,LDN;output6:0 Q;output2:0 SEG;wire X4,X9,X10,X11,X1,X2,X3,X12;wire3:0 X5,X6,X7,X8;rs_ff u6(.Q(X9),.QN(X11),.SD(LDN),.RD(X12);assign X10=(X9&FNC);assign X12=(X3)&X2&X1);cnt1 u1(.CP(CLK),.ENA(X10),.F(F),.LDN(LDN),.Q(X5),.OC(X1);cnt2 u2(.F(F),.LDN(LDN),.CP(CLK),.ENA(X1),.Q(X6),.OC(X2);assign X4=(X1&X2);cnt3 u3(.F(F),.LDN(LDN),.CP(CLK),.ENA(X4),.Q(X7),.OC(X3);cnt4 u4(.CLK(CLK1),.Q1(X5),.Q2(X6),.Q3(X7),.Q(X8),.SEG(SEG2:0);dec7s u5(.A(X8),.Q(Q6:0);endmodule2. 2 module cnt1(CP,ENA,F,LDN,Q,OC)（十進(jìn)制計(jì)數(shù)器1）module cnt1(CP,ENA,F,LDN,Q,OC);input CP,ENA,F,LDN;output OC;output3:0 Q;reg OC;reg3:0 Q_TEMP,Q;always(posedge CP)begin if(F&LDN) Q_TEMP=4b0101;else if(F)&LDN) Q_TEMP=4b1001;if(ENA)if(Q_TEMP4b0000) Q_TEMP=Q_TEMP-1;else Q_TEMP=4b1001;else Q_TEMP=Q_TEMP; endalwaysbegin if(Q_TEMP=4b0000&ENA) OC=1b1;else OC=1b0;Q=Q_TEMP;endendmodule2. 3 module cnt2(F,LDN,CP,ENA,Q,OC);（六進(jìn)制計(jì)數(shù)器2）module cnt2(F,LDN,CP,ENA,Q,OC);input CP,F,LDN,ENA;output OC;output3:0 Q;reg OC;reg3:0 Q,Q_TEMP;always(posedge CP)begin if(F&LDN) Q_TEMP=4b0001;else if(F)&LDN) Q_TEMP=4b0101;if(ENA)if(Q_TEMP4b0000) Q_TEMP=Q_TEMP-1;else Q_TEMP=4b0101;else Q_TEMP=Q_TEMP;endalwaysbegin if(Q_TEMP=4b0000&ENA) OC=1b1;else OC=1b0;Q=Q_TEMP;endendmodule2. 4 module cnt3(F,LDN,CP,ENA,Q,OC)（五進(jìn)制計(jì)數(shù)器3）module cnt3(F,LDN,CP,ENA,Q,OC);input CP,F,LDN,ENA;output OC;output3:0 Q;reg OC;reg3:0 Q_TEMP,Q;always(posedge CP)begin if(F&LDN) Q_TEMP=4b0000;else if(F)&LDN) Q_TEMP=4b0100;if(ENA)if(Q_TEMP4b0000) Q_TEMP=Q_TEMP-1;else Q_TEMP=4b0100;else Q_TEMP=Q_TEMP;endalwaysbegin if(Q_TEMP=4b0000&ENA) OC=1b0;else OC=1b1;Q=Q_TEMP;endendmodule2. 5 module cnt4(CLK,Q1,Q2,Q3,Q,SEG);（動(dòng)態(tài)掃描模塊）module cnt4(CLK,Q1,Q2,Q3,Q,SEG);input CLK;input3:0 Q1,Q2,Q3;output3:0 Q;output2:0 SEG;reg3:0 Q;reg2:0 SEG;reg1:0 TMP; always(posedge CLK)beginif(TMP2)TMP=TMP+1;else TMP=0;case(TMP)0:begin SEG=3b010; Q=Q1;end1:begin SEG=3b001; Q=Q2;end2:begin SEG=3b000; Q=Q3;endendcaseendendmodule2. 6 module rs_ff(Q,QN,SD,RD)（RS觸發(fā)器模塊）module rs_ff(Q,QN,SD,RD);input SD,RD;output Q,QN;assign Q=(RD|QN);assign QN=(SD|Q);endmodule2. 7 module dec7s(A,Q)（共陰極顯示譯碼模塊）module dec7s(A,Q);input3:0 A;output6:0 Q;reg6:0 Q;always(A)begin case(A)0:Q=b0111111;1:Q=b0000110;2:Q=b1011011;3:Q=b1001111;4:Q=b1100110;5:Q=b1101101;6:Q=b1111101;7:Q=b0000111;8:Q=b1111111;9:Q=b1101111;endcaseendendmodule第三章 波形仿真圖31 頂層模塊相關(guān)波形圖（1）15秒倒計(jì)時(shí)預(yù)置數(shù)（甩干功能選擇）圖 4（2） 5分鐘倒計(jì)時(shí)預(yù)置數(shù)（洗衣功能選擇）圖 5（3） 緊急停止功能圖 6（4） 緊急停止后重啟圖 7（5） 洗衣時(shí)間到計(jì)時(shí)停止圖 832 動(dòng)態(tài)掃描模塊波形圖圖 933 減法計(jì)數(shù)器波形圖（1）借位信號(hào)輸出圖 10（2）計(jì)時(shí)開(kāi)始前預(yù)附初值圖 11第四章 管腳鎖定及硬件連線IO端口擴(kuò)展板接口硬件連接備注CLK75頻率組B（1hz）自鎖CLK183頻率組C（1024hz）自鎖F40撥碼開(kāi)關(guān)sw2內(nèi)鎖FNC41撥碼開(kāi)關(guān)sw3內(nèi)鎖LDN39撥碼開(kāi)關(guān)sw1內(nèi)鎖Q085數(shù)碼管a段自鎖Q186數(shù)碼管b段自鎖Q287數(shù)碼管c段自鎖Q388數(shù)碼管d段自鎖Q489數(shù)碼管e段自鎖Q590數(shù)碼管f段自鎖Q692數(shù)碼管g段自鎖SEG0173位選ss0自鎖SEG1174位選ss1自鎖表 1第五章 總結(jié)本次EDA課程設(shè)計(jì)學(xué)習(xí)了通過(guò)MAX-PLUS軟件，利用verilog HDL硬件描述語(yǔ)言對(duì)PLD芯片（EP1K30QC208-3）進(jìn)行編程，以實(shí)現(xiàn)簡(jiǎn)單的數(shù)字系統(tǒng)。此項(xiàng)技術(shù)的核心：基于芯片的設(shè)計(jì)方法采用PLD（可編程邏輯器件），利用EDA開(kāi)發(fā)工具，通過(guò)芯片設(shè)計(jì)來(lái)實(shí)現(xiàn)系統(tǒng)功能。這里提到的EDA軟件能幫助設(shè)計(jì)者自動(dòng)完成幾乎所有的設(shè)計(jì)過(guò)程（化簡(jiǎn)、生成電路原理圖、驗(yàn)證電路正確性），再選擇合適的PLD芯片，可以在一片芯片中實(shí)現(xiàn)整個(gè)數(shù)字系統(tǒng)，在將PLD芯片安裝到電子設(shè)備上即完成設(shè)計(jì)。在verilog HDL硬件描述語(yǔ)言，不但可以直接描述真值表，然后由軟件進(jìn)行邏輯抽象，而且可以通過(guò)行為描述的方法進(jìn)行數(shù)字電路設(shè)計(jì)。設(shè)計(jì)者首先進(jìn)行功能模塊設(shè)計(jì)，在各功能模塊設(shè)計(jì)完成以后通過(guò)頂層文件即可進(jìn)行功能模塊連接，最后完成整個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)。相比于基于電路板的設(shè)計(jì)方法，這種方法及高效并且正確