八位七段數(shù)碼管動(dòng)態(tài)顯示電路設(shè)計(jì)說(shuō)明

1、八位七段數(shù)碼管動(dòng)態(tài)顯示電路的設(shè)計(jì)一七段顯示器介紹七段顯示器，在許多產(chǎn)品或場(chǎng)合上經(jīng)常可見(jiàn)。其部結(jié)構(gòu)是由八個(gè)發(fā)光二極管所組成，為七個(gè)筆畫(huà)與一個(gè)小數(shù)點(diǎn)，依順時(shí)針?lè)较驗(yàn)锳、B、C D E、F、G與DP等八組發(fā)光二極管之排列，可用以顯示 09數(shù)字及英文數(shù) A b、C、d、E Fo目前常用的七段顯示器通常附 有小數(shù)點(diǎn)，如此使其得以顯示阿拉伯?dāng)?shù)之小數(shù)點(diǎn)部份。七段顯示器的腳位和線路圖如下圖4.1所示（其第一支接腳位于俯視圖之左上角）。0-00CO3jJC1,：0(.O43)圖4.1、七段顯示器俯視圖由于發(fā)光二極管只有在順向偏壓的時(shí)候才會(huì)發(fā)光。因此，七段顯示器依其結(jié)構(gòu)不同的應(yīng)用需求，區(qū)分為低電位動(dòng)作與高電位動(dòng)作

2、的兩種型態(tài)的組件，另一種常見(jiàn)的說(shuō)法則是共陽(yáng)極（低電位動(dòng)作）與共陰極（高電位動(dòng)作）七段顯示器，如下圖 4.2所示。（ 共陽(yáng)極）（共陰極）圖4.2、共陽(yáng)極（低電位動(dòng)作）與共陰極（高電位動(dòng)作）要如何使七段顯示器發(fā)光呢？對(duì)于共陰極規(guī)格的七段顯示器來(lái)說(shuō)，必須使用“ SinkCurrent ”方式，亦即是共同接腳COM VCC并由Cyclone II FPGA 使接腳成為高電位,進(jìn)而使外部電源將流經(jīng)七段顯示器，再流入Cyclone II FPGA 的一種方式本實(shí)驗(yàn)平臺(tái)之七段顯示器模塊接線圖如下圖4,5所示。此平臺(tái)配置了八組共陽(yáng)極之七段顯示器，亦即是每一組七段顯示器之COMS腳，均接連至 VCC電源。而每一

3、段發(fā)光二極管，其腳位亦均與Cyclone II FPG岷連。四位一體的七段數(shù)碼管在單個(gè)靜態(tài)數(shù)碼管的基礎(chǔ)上加 入了用于選擇哪一位數(shù)碼管的位選信號(hào)端口。八個(gè)數(shù)碼管的a、b、c、d、e、f、g、h、dp都連在了一起，8個(gè)數(shù)碼管分別由各自的位選信號(hào)來(lái)控制，被選通的數(shù)碼管顯示數(shù)據(jù)，其余 關(guān)閉。圖4.5、七段顯示器模塊接線圖EUJrl|口回 R 1. I(日0山田 f Jfclu廣二LL五F 匚.|匕口巨 L Ll-lnpSZRSI .TIJrl1EM 寸 h呂mm!-口 一二r-.lITJll-'llfcjlww h«|口鬲1111世 lunlnl他 呂 口 PIO臂 F 1IPI口叫

4、常 Iriov DUJR =七段顯示器之常見(jiàn)應(yīng)用如下?可作為與數(shù)值顯示相關(guān)之設(shè)計(jì)。電子時(shí)鐘應(yīng)用顯示倒數(shù)定時(shí)器秒表計(jì)數(shù)器、定時(shí)器算數(shù)運(yùn)算之?dāng)?shù)值顯示器七段顯示器顯示原理它是由八個(gè)發(fā)光二極管所構(gòu)成七段顯示器可用來(lái)顯示單一的十進(jìn)制或十六進(jìn)制的數(shù)字,的（每一個(gè)二極管依位置不同而賦予不同的名稱，請(qǐng)參見(jiàn)圖4.1 ）。我們可以簡(jiǎn)單的說(shuō)，要產(chǎn)生數(shù)字，便是點(diǎn)亮特定數(shù)據(jù)的發(fā)光二極管。例如要產(chǎn)生數(shù)字0，須只點(diǎn)亮A、B、C、D E、F等節(jié)段的發(fā)光二極管；要產(chǎn)生數(shù)字5，則須點(diǎn)亮 A C D、F、G等節(jié)段發(fā)光二極管，以此類推，參見(jiàn)圖 4.6。因此，以共陽(yáng)極七段顯示器而言，要產(chǎn)生數(shù)字0，必須控制Cyclone II FPGA

5、 芯片接連至 A、B、C D、E、F等接腳呈現(xiàn)“低電位”，使電路形成通路 狀態(tài)。表4.1則為共陽(yáng)極七段顯示器顯示之?dāng)?shù)字編碼。aaBBsaeaaa圖4.6、七段顯示器顯示阿拉伯?dāng)?shù)字表4.1、共陽(yáng)極七段顯示器顯示數(shù)字編碼資料DPGFEDCBA16進(jìn)制011000000C0111111001F9210100100A4310110000B0410011001995100100109261000001082711111000F881000000080本實(shí)驗(yàn)要求完成的任務(wù)是在時(shí)鐘信號(hào)的作用下，通過(guò)輸入的鍵值在數(shù)碼管上顯示相應(yīng)的鍵值。在實(shí)驗(yàn)中時(shí)，數(shù)字時(shí)鐘選擇1KHZ作為掃描時(shí)鐘，用四個(gè)撥動(dòng)開(kāi)關(guān)做為輸入，當(dāng)四

6、個(gè)撥動(dòng)開(kāi)關(guān)置為一個(gè)二進(jìn)制數(shù)時(shí)，在數(shù)碼管上顯示其十六進(jìn)制的值。實(shí)驗(yàn)箱中的撥動(dòng)開(kāi)關(guān)與FPGA勺接口電路，以及撥動(dòng)開(kāi)關(guān)FPGA的管腳連接在實(shí)驗(yàn)一中都做了詳細(xì)說(shuō)明，這里不在贅述。4-2所示,數(shù)碼管顯示模塊的電路原理如圖FPGA74HC245a b c def gap息 白 a s在下叼H rlSlb fl71b圖4-2數(shù)字時(shí)鐘信號(hào)模塊電路原理三實(shí)驗(yàn)步驟（本實(shí)驗(yàn)用VHDL文本語(yǔ)言實(shí)現(xiàn)八位七段數(shù)碼管動(dòng)態(tài)顯示，當(dāng)然也可用 Quartus的圖形輸入 法實(shí)現(xiàn)八位七段數(shù)碼管動(dòng)態(tài)顯示）1.下面我們建立一個(gè)八位七段數(shù)碼管動(dòng)態(tài)顯示的VHDLX程1）選擇開(kāi)始 > 程序> Altera > Quartus

7、II5.1 ,運(yùn)行QUARTUSII軟件?；蛘唠p擊桌 面上的QUARTUSII的圖標(biāo)運(yùn)行 QUARTUSI軟件，出現(xiàn)如圖1-3所示。圖1-3 QUARTUSII軟件運(yùn)行界面2）選擇軟件中的菜單File > New Project Wizard ,新建一個(gè)工程。如圖 1-4所示。Mrv Ft jr？ri I!； Int kpiIwitI 11 iinThr Yuw FfhilI "/1必匚1 hln jow 匚11Mm w n* /口115ct -nd piHirrin切吁 precl sclingi ircludrc Ihe lalmnn PiGjBC-i name mnd d

8、iiectcrHai總 i- rhe Bupk曾dmign enttp PinE liM find limiifliFs T argct dcvcc HbiV and deMcc ELtool tiings"rem =an uh-dtige the foi dti Ewstrig ptcjed. and 斗eci冷 ddiional 加,4前de iMtiirm ftjifri 'll it SelnL i C!Uii rndrid 隆；山11力|«心 niMiul Tm Cefi 匕7出 the “dfixisol the S ectinc? dloq to<

9、; 口f6GlMnaiiy t。鵬 pEect廠 即 W &而而 /用餐苻口面而而,盲取改口0七7ini ill I則送圖1-4新建工程對(duì)話框3）點(diǎn)擊圖1-4中的NEXTS入工作目錄，工程名白設(shè)定對(duì)話框如圖1-5所示。第一個(gè)輸入框?yàn)楣こ棠夸涊斎肟?，用戶可以輸入如e:/eda等工作路徑來(lái)設(shè)定工程的目錄，設(shè)定好后，所有的生成文件將放入這個(gè)工作目錄。第二個(gè)輸入框?yàn)楣こ堂Q輸入框，第三個(gè)輸入框?yàn)轫攲訉?shí)體名稱輸入框。用戶可以設(shè)定如EXP1, 一般情況下工程名稱與實(shí)體名稱相同。使用者也可以根據(jù)自已的實(shí)際情況來(lái)設(shè)定工程名和頂層文件名。注：本處的頂層文件名必須和程序的實(shí)體名一致，否則編譯會(huì)出錯(cuò)。圖1-

10、5指定工程名稱及工作目錄NEXT進(jìn)行器件選擇對(duì)話4）點(diǎn)擊NEXT進(jìn)入下一個(gè)設(shè)定對(duì)話框，按默認(rèn)選項(xiàng)直接點(diǎn)擊框。如圖1-6所示。這里我們以選用 Cyclonell系列芯片EP2c35F672C8為例進(jìn)行介紹。用 戶可以根據(jù)使用的不同芯片來(lái)進(jìn)行設(shè)定。Hu v Pt u j uu L Ti.xar J.: P iL»j.ly II JOuvico £占11工£1憶玷 Ijj&h后 3 ufSefecr Hie Wmb ind devcc p口u 野arH to rrger Ion ccttpIhpouFiriiM.T占匚尸I d，爐h 廣 昌Hto fivife

11、sHpel,ftd by Fitlnr from 酢論隘出ilafri括 dcM*' Svi'* §pcfic dvii- srfprl«d in Avm4鼻心占畝n" id芯片所在的星刊名竦EPi£M 1441 iiEP2C8T144 國(guó)EPC2 口 F256c 日EP0OF256igLKC20F-13-CC6FPTnF434l8tP2CUQi!4X01 £馨禺3rl所選用的芯片名WFillms 巳司卜司口產(chǎn)PHeount:居片的級(jí)別rP：U35FG72tE235FGEg IEP2C3f5UQ4C0 EPHlUF4d “E 1

12、1 ' 1 -in 4niin EP2C50F672CS I P J KIILMHHUOTOHFIQF，dH和G 口魅出l_iirif l i'd1圖1-6器件選擇界面首先在對(duì)話框白左上方的Family下拉菜單中選取Cyclonell ,在中間右邊的 Speedgrade下拉菜單中選取 8,在左下方的Available devices框中選取EP2c35F672C8點(diǎn)擊NEXT完成器件的選取，進(jìn)入EDA TOO段定界面如圖1-7所示。W W DAdeogn cni療”辿醐ai更tootB tDAsimulaiicm tool：" IDA tning ar巨臃修 tae

13、tI Design Carrpii* |L R jf g:電 tool Ltonaticaly !o 沙Hh心/" Ihc cur'cnt desigri| ModlS ioi (VHDL)= |I- rtjn Gat? Lc/d OiiiLikalioii 口獨(dú)山口1日1兀回dqi： cnTTpihGiin| PimcTimr (HlDL) |F" Hjn 除法 t ctpTiUcly afer UQEPil atiarFiMEl取施 | e. Fro icct Vizard: EDA lool Setltinpe Lp«iic 4 of 5JS口eci

14、fv he dthcr EDA took - m addhion3 Hp juaitut II solMaft u?cd with Ihc project.圖1-7 EDA TOOL對(duì)話框5）按默認(rèn)選項(xiàng)，點(diǎn)擊Next出現(xiàn)新建工程以前所有的設(shè)定信息，如圖 1-8所示，點(diǎn)擊Finish完成新建工程的建立。圖1-8新建工程信息2、建立VHD段計(jì)文件1）在創(chuàng)建好設(shè)計(jì)工程后，選擇 File > NEW 菜單，出現(xiàn)圖1-9所示的新建設(shè)計(jì)文件類 型選擇窗口。這里我們以建立VHD及計(jì)文件為例進(jìn)行說(shuō)明。Device Des由 FilesHoSoftware Files | Othar Files |AHD

15、L FileBlock Diagrarm/5 chematic FileEDIF FileSOFT Biikler SystemVerilog HDL FileVHDLFk5庚/電的彈 > 峙飛ftM VhiH xMil圖1-9新建設(shè)計(jì)文件選擇窗口2）在New對(duì)話框（圖1-9）中選擇 Device Design Files 頁(yè)下的 VHDL File，點(diǎn)擊 OK按鈕，打開(kāi)圖形編輯器對(duì)話框，如圖1-10所示。圖中標(biāo)明了常用的每個(gè)按鈕的功能3）在文本編輯器中輸入如下VHDLS序：-下面是引用庫(kù)library ieee; -庫(kù)函數(shù)use ieee.std_logic_1164.all;- 定義

16、了 std_logic數(shù)據(jù)類型及相應(yīng)運(yùn)算use ieee.std_logic_arith.all;-定義了 signed 和 unsigned 數(shù)據(jù)類型、相應(yīng)運(yùn)算和相關(guān)類型轉(zhuǎn)換函數(shù)use ieee.std_logic_unsigned.all;-定義了一些函數(shù)，可以使 std_logic_vector類-型被當(dāng)作符號(hào)數(shù)或無(wú)符號(hào)數(shù)一樣進(jìn)行運(yùn)算-下面是構(gòu)造實(shí)體entity exp4 is -exp4為實(shí)體名port( clk : in std_logic;-定義動(dòng)態(tài)掃描時(shí)鐘信號(hào)key : in std_logic_vector(3 downto 0);-定義四位輸入信號(hào)定義八位數(shù)碼管del : o

17、ut std_logic_vector(2 downto 0)位置顯示信號(hào)）；end exp4;-結(jié)束實(shí)體architecture whbkrc of exp4 is -whbkrc為結(jié)構(gòu)體名begin - 以begin為標(biāo)志開(kāi)始結(jié)構(gòu)體的描述process(clk)- 進(jìn)程，clk變化時(shí)啟動(dòng)進(jìn)程variable dount : std_logic_vector(2 downto 0);-變量，計(jì)數(shù)beginif clk'event and clk='1' then-檢測(cè)時(shí)鐘上升沿dount:=dount+1;-計(jì)數(shù)器 dount 累加end if;del<=dou

18、nt;-片選信號(hào)end process;-結(jié)束進(jìn)程process(key)- 進(jìn)程，key變化時(shí)啟動(dòng)進(jìn)程begincase key iswhen "0000" => ledag <="0111111"-七段數(shù)碼管顯示 0when "0001" => ledag <="0000110"-1when "0010" => ledag <="1011011"-2when "0011" => ledag <="

19、;1001111”;-3when "0100" => ledag <="1100110"-4when "0101" => ledag <="1101101"-5when "0110" => ledag <="1111101"-6when "0111" => ledag <="0000111"-7when "1000" => ledag <="111

20、1111"-8when "1001" => ledag <="1101111"-9when "1010" => ledag <="1110111"- Rwhen "1011" => ledag <="1111100"-bwhen "1100" => ledag <="0111001”;-C when "1101" => ledag <="10111

21、10"-d when "1110" => ledag <="1111001”;-E when "1111" => ledag <="1110001”;-F when others => null;end case;end process;- 結(jié)束進(jìn)程end whbkrc;-結(jié)束結(jié)構(gòu)體關(guān)于VHDL我們以上面八位七段數(shù)碼管顯示程序?yàn)槔齺?lái)解釋VHDL的語(yǔ)法構(gòu)成，以使大家對(duì)VHDLW個(gè)整體的把握。一個(gè)VHDL程序有三部分構(gòu)成，其為 ：1 .庫(kù)和包library（設(shè)計(jì)資源）；2 .實(shí)體entity（外部端

22、口）3 .結(jié)構(gòu)體architecture（部結(jié)構(gòu)）庫(kù)和包library（設(shè)計(jì)資源）的介紹本程序中用到3個(gè)庫(kù)函數(shù)包：如下 ：1.1 use ieee.std_logic_1164.all;-定義了 std_logic 數(shù)據(jù)類型及相應(yīng)運(yùn)算1.2 use ieee.std_logic_arith.all;-定義了 signed 和 unsigned 數(shù)據(jù)類型、相應(yīng)運(yùn)算-和相關(guān)類型轉(zhuǎn)換函數(shù)1.3 use ieee.std_logic_unsigned.all;-定義了一些函數(shù)，可以使 std_logic_vector-類型被當(dāng)作符號(hào)數(shù)或無(wú)符號(hào)數(shù)一樣進(jìn)行運(yùn)算補(bǔ)充：當(dāng)使用庫(kù)時(shí)，需要說(shuō)明使用的庫(kù)名稱，同時(shí)需

23、要說(shuō)明庫(kù)中包集合的名稱及圍；每 個(gè)實(shí)體都應(yīng)獨(dú)立進(jìn)行庫(kù)的說(shuō)明；庫(kù)的說(shuō)明應(yīng)該在實(shí)體之前；經(jīng)過(guò)說(shuō)明后，實(shí)體和結(jié)構(gòu)體就可以自動(dòng)調(diào)用庫(kù)中的資源； 實(shí)體entity（外部端口）entity exp4 is -exp4 為實(shí)體名號(hào)port（ clk : in std_logic;-定義動(dòng)態(tài)掃描時(shí)鐘信key : in std_logic_vector(3 downto 0);-定義四位輸入信號(hào)ledag : out std_logic_vector(6 downto 0);-定義七位輸出信號(hào)del : out std_logic_vector(2 downto 0)-定義八位數(shù)碼管位置顯示信)；end exp

24、4; 一結(jié)束實(shí)體I/O )的端口信息，它并實(shí)體說(shuō)明主要描述對(duì)象的外貌，即對(duì)象的輸入和輸出(不描述器件的具體功能。在電路原理圖上實(shí)體相當(dāng)于元件符號(hào)。CLK-del(2 0)Key (3.0 ) ledag(7 - -0)圖4-9實(shí)體exp4中描述如上圖4-9輸入和輸出(I/O )的端口信息結(jié)構(gòu)體architecture(部結(jié)構(gòu))結(jié)構(gòu)體具體指明了該設(shè)計(jì)實(shí)體的行為，定義了該設(shè)計(jì)實(shí)體的功能，規(guī)定了該設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，指派了實(shí)體中部元件的連接關(guān)系。architecture whbkrc of exp4 is -whbkrc為結(jié)構(gòu)體名begin - 以begin為標(biāo)志開(kāi)始結(jié)構(gòu)體的描述process(cl

25、k)- 進(jìn)程，clk變化時(shí)啟動(dòng)進(jìn)程variable dount : std_logic_vector(2 downto 0);-變量,計(jì)數(shù)beginif clk'event and clk='1' then-檢測(cè)時(shí)鐘上升沿dount:=dount+1;-計(jì)數(shù)器 dount 累加end if;del<=dount;-片選信號(hào)end process;-結(jié)束進(jìn)程進(jìn)程，key變化時(shí)啟動(dòng)進(jìn)程process(key)- begincase key is七段數(shù)碼管顯示0when "0000" => ledag <="0111111”;-

26、 when "0001" => ledag <="0000110"-1 when "0010" => ledag <="1011011”;-2 when "0011" => ledag <="1001111”;-3 when "0100" => ledag <="1100110”;-4 when "0101" => ledag <="1101101”;-5 when "

27、;0110" => ledag <="1111101"-6 when "0111" => ledag <="0000111"-7 when "1000" => ledag <="1111111"-8 when "1001" => ledag <="1101111"-9 when "1010" => ledag <="1110111"- R when

28、 "1011" => ledag <="1111100"-b when "1100" => ledag <="0111001"-C when "1101" => ledag <="1011110"-d when "1110" => ledag <="1111001"-E when "1111" => ledag <="1110001"-F

29、 when others => null;end case;end process;-結(jié)束進(jìn)程end whbkrc;-結(jié)束結(jié)構(gòu)體4）點(diǎn)擊保存按鈕，彈出如下選項(xiàng)，將其名命名為exp1 ,如下圖保存為2£15）對(duì)件進(jìn)疝si mul西ti專口 七im in目 謫叼9. viii設(shè)計(jì)文行編譯文件名.)：ezpllvhd俁存類型.|mL File >. Vhd;t.vm5三叵 Add fie to current project保存 |取消QUARTUSII編譯器窗口包含了對(duì)設(shè)計(jì)文件處理的全過(guò)程。在QUARTUSII軟件中選擇processin>start compilati

30、on 菜單項(xiàng)，就會(huì)自動(dòng)編譯，出現(xiàn)QUARTUSII的編譯器窗口,如下圖所示昌 _| AEenblcr昌 Timifig Analyir昌EDA JieUist fri日口盯工口工lx，何51mR«viiicn HaneTop-1 sttl Entity 電FamilyDevi ceTotal FLLs* t jTtll Mr：ng 3 hwt 外"3口口 3RD, ffr WX JrtF力工 引pwl - rktnp-i t看i«rfitting rflirdtT 生， 口iE口 Qe kt t-E.> IT Tl t k kt vnii fe-fcbv i

31、.FnX. J ftui-嗎 11 -f arrni fcrx4/ IjiEs + 北單+鼻+暈單+*鼻*“/*4 *4L*V* 卓*嚎 *4L*V* 卓* 氧 上期 e 午vrEw H >-s?r1H.i!T J TiiE 口匚尸 it epr Mtr-r*BidLHkt3 |3rf"a'la'B?Df f <ra »ii*<i lh.'s £a«rpl -c .國(guó)1I J rT.FnSfr :Y i wp r t i,., f ii 1 c-rnuMilJ v -.I。nfrwMK Mnn' mvi

32、七如果文件有錯(cuò)，在軟件的下方則會(huì)提示錯(cuò)誤的原因和位置，以便于使用者進(jìn)行修改直到設(shè)計(jì)文件無(wú)錯(cuò)。整個(gè)編譯完成，軟件會(huì)提示編譯成功,3 . 1 DU"Q I IQ JIU/S/EU3 J«xplCyclone IIEP2C3SF6T2C8FreliminaryYesfi / 33.216 1 < 1 » )0LB ； 475 ( 3 * )00 / 463, 640 ( 0 %.)0 / TO ( 0 % )0/4 ( 0 % )3管腳分配在前面選擇好一個(gè)合適的目標(biāo)器件（在這個(gè)實(shí)驗(yàn)中選擇為 EP2c35F672C8,完成設(shè)計(jì)的分析綜合過(guò)程，得到工程的數(shù)據(jù)文件以后，

33、需要對(duì)設(shè)計(jì)中的輸入、 輸出引腳指定到具體的器件管腳，指定管腳稱為管腳分配或管腳鎖定。這里介紹兩種方法進(jìn)行管腳鎖定。1）點(diǎn)擊Assignments菜單下面的 Assignment Editor ,進(jìn)入到引腳分配窗口。如 圖1-15所示。The AfisianrrBnt. Edtor is the irltE-fsze Fm credthg fdfcJn口 and vevinQ ndidiidl esianrrLertSj including pn assiannentsi n th 11Ta create： proicLl-iMrie 暮$崛nEntzn me dhe 5Mtidial口u Lm

34、 f能si jiimuhE Ehu). SeleLt Ihe ubedDiy hhv Hvant Lq jiedtCi.edi：i of view«>Mnrrcrt> i (JeCNojuiy。日l(shuí) Thedd'sult ptegcr力 All.i dsklay>3gmumtsioodfitlfor I db寸e Fflniyj the individual gsfcmiant GatEQG di昨My 口nk the gwqTTcrts th«t arc IwdFur th匕 target 而wim 5s the h Dor bo displar

35、f and e dt 出3qnraents Fm spcufic. nodes and cnbtics. Refer to the Quartus II orline Hdp fcr nwrr detailed irforn d<5lgrm*nfe ord the Aiserimert Cdtsi .& .：、圖1-15 進(jìn)入引腳分配界面首先將要分配管腳的信號(hào)放置在To下方。雙擊To下方白N « New，如圖1-15所示則會(huì)出現(xiàn)如圖1-16所示界面。選才N Node Finder進(jìn)入如圖1-17所示的Node Finder對(duì)話框界面。按圖 1-17中樣例 設(shè)置參數(shù)。在F

36、ilter 窗口選擇Pins :all ,在Named®口中輸入"*"，點(diǎn)擊List在Nodes Found 窗口出現(xiàn)所有信號(hào)的名稱，點(diǎn)擊中間的按鈕則Selected Nodes窗口下方出現(xiàn)被選擇的端口名稱。雙擊 。儂鈕，完成設(shè)置。進(jìn)入管腳分配窗口，如圖 1-18所示。圖 1-17 Node Finder 對(duì)話框FromToAssanment NameVelueEnabkdrr1i#k£yO2LocationVmj Kry團(tuán)LocaliiDinYes4皿Location5<iledagDLocationfesE也利村也口Location舊丁Bia招

37、團(tuán)Location8Q后加3LocahonVesg。區(qū)明口LocationVes嗎5LOCdUOl l修M回盟回I ocahon餐1?delOLocabonVftS13LocationVesU_3 M之LocationVcsIS&LocationesLocation'歸5Locahones陽(yáng)番局和Lor iilisn<<ne>><<new>><<new>>圖1-18 管腳分配在圖1-18中以鎖定端口 key0的管腳為例，其它端口的管腳鎖定與其基本一致。選擇端口 key0的對(duì)應(yīng)Assignment Name待

38、其變?yōu)樗{(lán)色，雙擊之，出現(xiàn)下拉菜單選取如圖1-18所示的 Location (Accepts wildcards/groups )選項(xiàng)。選擇端口 key0的對(duì)應(yīng) Value 欄，待其變?yōu)樗{(lán)色，依照表 1-2所示的硬件與 FPGA的管腳連接表(或附錄)，輸入對(duì)應(yīng)的管腳名AC22,按回車鍵，軟件將自動(dòng)將其改為 PIN_ AC2Z同時(shí)藍(lán)色選擇條會(huì)自動(dòng)跳轉(zhuǎn)到 Value欄 的下一行，這表明軟件已經(jīng)將輸入端口 key0分配到FPGA勺AC22弓I腳上，如圖1-19所示。ToAssignment NameVaLeEnabledI-heyfOLocationP1N_RC 在Yesike 疝LocationYm

39、回LocationYbsIL>-key3LocatioriYest>ltdsgOLftcatianYes,一zledagfiLocationVes飪IE明LamMn丫彳Ql前為3LocationYes2ledag LocatbnYesBledag LocationVes31聞明LocationVesQ/畫(huà)LocationYe5LocationVesBdel 團(tuán)LamMnYesdkLocationYmdelLocationYes事keyLocationYesLocationYes用同樣的方法，依照表 4-2和所示的硬件與 FPGA的管腳連接表（或附錄），對(duì)其它端口進(jìn)行管腳分配，如圖1

40、-20所示。FromToAssignment: MameValueEnabledW'keyCOLocationPIN.AC22VeskeylLocationPIN_A 口 £3¥851人乳2LC'CationPIN_AB8Yes一33LocationPIN_AA9Yes_>ledag0iJLocationPIPJ_VI7Yes,ledaglLocationPIM刖 IBVes2 led叫兇LocationPIN.W15VesQ led 明3LocationPIN.L10Ves0Eao4LocationPTM_V14Vrs"一4二或,4Loca

41、tionpiiy_yi3Yes<>ledag6LocationPIN_W1?Yes,Jdel0LocationPIPJ_U12Yesl7 cMi_LocationPIN_V2CYes2#l團(tuán)LocationPIN_V21YesLocationVes哥曲1LocationYet激ikeyLocationYesdledagLocationYes«nebv>>圖1-20所有引腳全部分配結(jié)束后的軟件窗口端口名使用模塊信號(hào)對(duì)應(yīng)FPGAf腳說(shuō)明CLK數(shù)字信號(hào)源N2時(shí)鐘為1KHZKEY0撥動(dòng)開(kāi)關(guān)K1AC22二進(jìn)制數(shù)據(jù)輸入KEY1撥動(dòng)開(kāi)關(guān)K2AD23KEY2撥動(dòng)開(kāi)關(guān)K3AB8

42、KEY3撥動(dòng)開(kāi)關(guān)K4AA9LEDAG0數(shù)碼管A段V17十六進(jìn)制數(shù)據(jù)輸出顯示LEDAG1數(shù)碼管B段W16LEDAG2數(shù)碼管C段W15LEDAG3數(shù)碼管D段L10LEDAG4數(shù)碼管E段V14LEDAG5數(shù)碼管F段V13LEDAG6數(shù)碼管G段W12DEL0位選DEL0U12DEL1位選DEL1V20DEL2位選DEL2V21表4-2端口管腳分配表值得注意的是，當(dāng)管腳分配完之后一定要進(jìn)行再進(jìn)行一次全編譯，以使分配的管腳有效。4、對(duì)設(shè)計(jì)文件進(jìn)行仿真1）創(chuàng)建一個(gè)仿真波形文件，選才i QUARTUSI軟彳File>New ,進(jìn)行新建文件對(duì)話框。如圖1-24所示。選取對(duì)話框的 Other File 標(biāo)簽

43、頁(yè)，從中選取 Vector Waveform File ，點(diǎn)擊OK按鈕，則打開(kāi)了一個(gè)空的波形編輯器窗口，如圖 1-25所示。圖1-25 波形編輯器圖1-24 新建文件對(duì)話框2）設(shè)置仿真結(jié)束時(shí)間，波形編輯器默認(rèn)的仿真結(jié)束時(shí)間為1科5根據(jù)仿真需要，可以自由設(shè)置仿真的結(jié)束時(shí)間。選擇 QUARTUSI軟件的Edit>End Time命令，彈出線路束時(shí)間對(duì) 話框，在Time框辦輸入仿真結(jié)束時(shí)間，點(diǎn)擊。儂鈕完成設(shè)置。3）加入輸入、輸出端口，在波形編輯器窗口左邊的端口名列表區(qū)點(diǎn)擊鼠標(biāo)右鍵，在彈 出的右鍵菜單中選擇Insert Node or Bus 命令，在彈出的 Insert Node or Bus

44、對(duì)話框如圖1-26所示界面中點(diǎn)擊 Node Finder 按鈕。圖 1-26 Insert Node or Bus 對(duì)話框在出現(xiàn)的Node Finder界面中，如圖1-27所示，在Filter列表中選擇 Pins : all ,在Named®口中車入"*"，點(diǎn)擊List在Nodes Found窗口出現(xiàn)所有信號(hào)的名稱，點(diǎn)擊中間的按鈕則Selected Nodes窗口下方出現(xiàn)被選擇的端口名稱。雙擊O儂鈕，元成設(shè)置，回到圖1-26所示的Insert Node or Bus對(duì)話框，雙擊 OK按鈕，所有的輸入、輸出端口將會(huì)在端口名列表區(qū)顯示出來(lái)，如圖1-28所示。圖1-28

45、 在波形編輯器中加入端口4）編輯輸入端口波形， 即指定輸入端口的邏輯電平變化，在如圖1-28所示的波形編輯窗口中，選擇要輸入波形白輸入端口如clk端口，在端口名顯示區(qū)左邊的波形編輯器工具欄中有要輸入的各種波形，其按鈕說(shuō)明如圖1-29所示。根據(jù)仿真的需要輸入波形。以添加輸入端口波形clk為例來(lái)講解如何操作：在添加完輸入，輸出端口后，在每個(gè)端口的左邊會(huì) 出現(xiàn)I或者O字樣，分別代表輸入，輸出，我們只需要添加輸入端口波形，首先單擊Edit- Edn Time左邊第一行輸入10 ,第二行輸入us ,完畢后單擊 OK完成了整個(gè)仿真時(shí)間的設(shè)置。然后用波形編輯工具選中 Clk的0到40ns后，然后單擊高電平，該段波形高 電平1,用同樣的方法編輯其他時(shí)段的波形和其他輸入端口的波形，參照?qǐng)D1-30編輯輸入端口波形。40ns,否則很可能由注：輸入波形的時(shí)間不能過(guò)小，最好能達(dá)到每段波形最小間隔于延時(shí)造成結(jié)果的不如意。完成后如圖1-30所示。最后選擇軟件的File>Save進(jìn)行保存。選擇工具A文本工具波形編輯工具一弟-縮放工具全屏顯示恒查找替摸耒初始化雙辰未如狀態(tài)保電平-U J-L ”高電平高阻/定弱未知悉弱低電平柜鹿弱高電平無(wú)關(guān)狀態(tài)w IIW -Aj-unj反向計(jì)數(shù)值一施