可編程邏輯器件的開(kāi)發(fā)與應(yīng)用_圖文

1、9.1 通用可編程邏輯器件GAL9.2 ABEL-HDL硬件描述語(yǔ)言9.3 開(kāi)發(fā)軟件ISP Synario操作簡(jiǎn)介*9.4 可編程邏輯器件CPLD/FPGA *9.5 MAX+PLUSII開(kāi)發(fā)軟件邏輯器件,即可用來(lái)實(shí)現(xiàn)特定邏輯功能的電子器件。最基本的邏輯關(guān)系有“與”、“或”、“非”等。門(mén)電路等都是邏輯器件,如74LS08(2輸入四與門(mén)實(shí)現(xiàn)“與”邏輯,74LS32(2輸入四或門(mén)實(shí)現(xiàn)“或”邏輯,這是實(shí)現(xiàn)簡(jiǎn)單邏輯功能,還有很多電路實(shí)現(xiàn)復(fù)雜邏輯功能,如微處理器等,這類是定制器件。如圖1所示: 定制邏輯器件還有一類是可編程邏輯器件,稱為PLD (Programmable Logical Device。如

2、圖2所示: 可編程器件大多數(shù)典型的PLD器件是由二級(jí)組合網(wǎng)絡(luò)構(gòu)成的。通常第一級(jí)是“與”陣列;第二級(jí)是“或”陣列。輸入連接“與”陣列,在其中進(jìn)行“與”邏輯組合,形成乘積項(xiàng)。然后乘積項(xiàng)轉(zhuǎn)入“或”陣列,在“或”陣列中由不同的乘積項(xiàng)構(gòu)成所要求的邏輯函數(shù)輸出。一、PLD器件及其分類二、PAL、GAL器件的結(jié)構(gòu)三、應(yīng)用電路設(shè)計(jì)PROM PLA PALGAL 低密度可編程邏輯器件(LDPLDEPLD CPLD FPGA 高密度可編程邏輯器件(HDPLD可編程邏輯器件(PLD 按集成密度分為按結(jié)構(gòu)分為-基于與/或陣列結(jié)構(gòu)的器件SPLD(PROM、PLA、PAL、GAL、CPLD(EPLD,并稱之為PLD。-基

3、于門(mén)陣列結(jié)構(gòu)的器件(FPGA按編程工藝分為1.熔絲和反熔絲編程器件。如:Actel的FPGA器件。2.SRAM器件。如:Xilinx的FPGA器件。3.UEPROM器件,即紫外線擦除/電編程器件。如大多數(shù)的EPLD器件。4.EEPROM器件。如:GAL、CPLD器件。與門(mén)乘積項(xiàng)B L 1AL2L3G 1L=A+B+C+ D DDDD D A B C 或項(xiàng)或門(mén)01AB 例:或門(mén)陣列與門(mén)陣列輸入B AY Z基本的PLD結(jié)構(gòu)與陣列可編程或陣列固定1 PAL結(jié)構(gòu)與陣列可編程使輸入項(xiàng)增多,或陣列固定使器件簡(jiǎn)化。與項(xiàng)有被浪費(fèi)的情況且寄存器和I/O數(shù)量有限?；蜿嚵泄潭黠@影響了器件編程的靈活性PAL 實(shí)現(xiàn)邏

4、輯函數(shù)的原理用與或陣列實(shí)現(xiàn)全加器。An 、Bn -加數(shù),被加數(shù)Cn -低位進(jìn)位Cn+1 -本位進(jìn)位Sn -和數(shù)全加器的最簡(jiǎn)與或表達(dá)式:nn n n n n n n n n n n n n n n n n n n C B C A B A C C B A C B A C B A C B A S +=+=+1. PAL 、GAL 結(jié)構(gòu)B n A n “或”陣列(固定C nnn n n n n n n n n n n n n n n n n n n C B C A B A C C B A C B A C B A C B A S +=+=+1A n B n C nA nB nC nA nB nC nA

5、nB nC n A n B nA n C n. PAL 、GAL 結(jié)構(gòu)在與/或陣列的基礎(chǔ)上再增加觸發(fā)器,便可以構(gòu)成既可以實(shí)現(xiàn)組合邏輯功能,又可以實(shí)現(xiàn)實(shí)現(xiàn)時(shí)序邏輯功能的PLD 器件了。PAL 實(shí)現(xiàn)邏輯函數(shù)的原理(續(xù). PAL 、GAL 結(jié)構(gòu)2 GAL結(jié)構(gòu)(以GAL16V8為例組成:1個(gè)可編程的與陣列8個(gè)輸入緩沖器8個(gè)輸出/反饋緩沖器8個(gè)三態(tài)輸出緩沖器8個(gè)輸出邏輯宏單元1個(gè)時(shí)鐘輸入CLK 緩沖器1個(gè)輸出使能緩沖器1個(gè)可編程的與陣列8個(gè)輸入緩沖器8個(gè)輸出/反饋緩沖器8個(gè)三態(tài)輸出緩沖器8個(gè)輸出邏輯宏單元1個(gè)時(shí)鐘輸入CLK 緩沖器1個(gè)輸出使能緩沖器. PAL 、GAL 結(jié)構(gòu)輸出邏輯宏單元(OLMC 結(jié)構(gòu)

6、1個(gè)或門(mén)1個(gè)異或門(mén)1個(gè)D 觸發(fā)器4個(gè)多路開(kāi)關(guān)結(jié)構(gòu)控制字S Y N. PAL 、GAL 結(jié)構(gòu)輸出邏輯宏單元OLMC(n的5種組態(tài)1.OLMC(n的功能取決于熔絲狀態(tài)SYN、AC0及AC1(n。取不同的SYN、AC0及AC1(n組合,可以得到宏單元OLMC(n的不同的等效電路,或稱不同的組態(tài)。2. GAL16V8的OLMC(n宏單元的5種組態(tài),如表9.1.6所示。3. 在ABEL器件庫(kù)中,根據(jù)GAL16V8的不同工作模式,給GAL16V8器件三個(gè)工業(yè)標(biāo)號(hào),如表9.1.7所示。表9.1.7 GAL16V8器件三個(gè)工業(yè)標(biāo)號(hào)器件工業(yè)標(biāo)號(hào)意義GAL16V8P16V8S簡(jiǎn)單模式SYN=1,AC0=0P16V

7、8C復(fù)合模式SYN=1,AC0=1P16V8R寄存器模式SYN=0,AC0=1GAL16V8的工作模式 1 2 3 4 5 6 7 8 9 10 I0 I1 I2 I3 VCC I11 F5 F4 F3 F2 F1 F0 I10 I9 20 19 18 17 16 15 14 13 12 11 組合輸出 單向引腳 5V 1 2 3 4 5 6 7 8 9 10 I0 I1 I2 I3 VCC F1 B5 B4 B3 B2 B1 B0 F0 I9 20 19 18 17 16 15 14 13 12 11 組合輸出雙向引腳 5V 組合輸出單向引腳 P16V8S I4 I5 I6 I7 I8 GND P16V8C I4 I5 I6 I7 I8 GND 組合輸出單向引腳 圖9.1.5 GAL16V8工作于簡(jiǎn)單模式圖 1 2 3 4 5 6 7 8 9 10 CLK I1 I2 I3 VCC B1 R5 R4 20 19 18 17 16 15 14 13 12 11 寄存器輸出 單向引腳 5V 組合輸出雙向引腳 圖9.1.6 GAL16V8工作于復(fù)合模式 P16V8R I4 R3 I5 R2 I6 R1 I7 R0 I8 B0 GND OE 組合輸出雙向引腳 圖9.1.7 GAL16V8工作于寄存器模式 GAL16V8的行地址分布圖 位