《EDA技術基礎》復習資料

1、EDA 復習資料EDA 技術基礎題庫及參考答案（試用版）目錄一、填空題 I二、單選題 4三、簡答題 10四、應用題 11五、上機實驗題 15一、填空題1. 現(xiàn)代電子技術經(jīng)歷了CAD 、 CAE 和 EDA三個主要的發(fā)展階段。2. EDA技術包括大規(guī)模可編程器件、硬件描述語言 HDL 、 EDA工具軟件和實驗開發(fā)系統(tǒng)四大要素。3. EDA 的設計輸入主要包括 文本輸入方式、圖形輸入方式禾和 波形輸入方式三種形式。4. 目前已經(jīng)成為IEEE標準、應用最為廣泛的硬件描述語言有VHDL 和 Verilog HDL 。仿真是一種對所設計電路進行間接檢測的方法，包括_功能 仿真和_ 時序 仿真。5. 層次

2、化設計是將一個大的設計項目分解為若干個子項目或若干個層次來完成的。先從底層的電路設計開始，然后在 高層次的設計中逐級調(diào)用低層次 的設計結(jié)果，直至實現(xiàn)系統(tǒng)電路的設計。6. 用HDL設計的電路，既可以被高層次的系統(tǒng)調(diào)用，成為系統(tǒng)的一部分，也可以作為一個電路的功能塊獨立存在和獨立運行_。7. 可編程邏輯器件從結(jié)構(gòu)上可分為乘積項結(jié)構(gòu)器件和查找表結(jié)構(gòu)器件。8. PLD (FPGA、CLPD )種類繁多，特點各異。共同之處包括的三大部分是邏輯塊陣列、輸入 /輸 出塊和互連資源。9. FPGA兩類配置下載方式是主動配置方式和被動配置方式 。10. Quartus II是EDA器件制造商A ltera公司自己

3、開發(fā)的EDA工具_ 軟件。11. Quartus II工具軟件安裝成功后、第一次運行前，還必授權。12. Quartus II支持原理圖、文本和波形等不同的編輯方式。13. 在Quartus II集成環(huán)境下，設計文件不能直接保存在計算機磁盤根目錄中，因此設計者在進入設計之前，應當在磁盤根目錄中建立保存設計文件的工程目錄(文件夾)。14. 在Quartus II集成環(huán)境下執(zhí)行原理圖輸入設計法，應選擇 模塊/原理圖文件(BlockDiagram/Schematic File )._ 方法，設計文件的擴展名是 _ .bdf。15. 無論何種設計環(huán)境，VHDL設計文件都 .vhd的擴展名保存，而 Ve

4、rilog HDL設計文件應以 .v的擴展名保存。16. 設計文件輸入結(jié)束后一定要通過編譯(Compiler)，檢查設計文件是否正確。17. 在Quartus II集成環(huán)境下可以執(zhí)行Create Default Symbol 命令，為設計文件創(chuàng)建一個元件符號。這個元件符號的擴展名為.bsf，它可以被其他圖形設計文件調(diào)用，以實現(xiàn)多層次的系統(tǒng)電路設計。18. 指定設計電路的輸入/輸出端口與目標芯片引腳的連接關系的過程稱為引腳鎖定 。19. Quartus II中波形文件的擴展名是一 .vwf_ _ 。20. 在完成設計電路的輸入/輸出端口與目標芯片引腳的鎖定后，再次對設計電路的仿真稱為時序仿真或后

5、仿真 。21. 以EDA方式實現(xiàn)的電路設計文件，最終可以編程下載到FPGA_ _或_ CPLD _芯片中，完成 硬件設計和驗證。22. 在對設計文件編程下載時，需要選擇的ByteBlaster(MV)編程方式，此編程方式對應計算機的_并行口編程下載通道，“ MV是混合電壓的意思。23. 一般將一個完整的 VHDL程序稱為設計實體 。24. VHDL 設計實體由 庫和程序包 、 實體 、 結(jié)構(gòu)體 、和 配置 等部分構(gòu)成。其中 實體和結(jié)構(gòu)體是設計實體的基本組成部分，它們可以構(gòu)成最基本的VHDL程序。25. VHDL的設計實體由實體聲明部分和結(jié)構(gòu)體組成。26. VHDL的實體聲明部分指定了設計單元的

6、輸入/輸出端口或 引腳，它是設計實體對外的一個通信界面，是外界可以看到的部分；VHDL的結(jié)構(gòu)體用來描述設計實體的邏輯結(jié)構(gòu)和邏輯功能 ，它由VHDL語句構(gòu)成，是外界看不到的部分。27. VHDL的普通標識符(或稱短標識符”)必須以字母開頭，后跟若干字母、數(shù)字或單個下劃線構(gòu)成，且不能以下劃線 結(jié)束。28. 在VHDL中最常用的庫是IEEE標準庫，最常用的程序包是 _( STD_LOGIC_1164)_。29. 在VHDL 的端口聲明語句中，端口方向關鍵字包括IN 、 OUT 、 INOUT禾口BUFFER 。30. 在VHDL程序中，單個字符要用單引號括起來，字符串要用雙引號括起來。31. VHD

7、L的數(shù)據(jù)對象包括變量 、 常量 和 信號，它們是用來存放各種類型數(shù)據(jù)的容器。32. 常數(shù)是程序中恒定不變的值，一般在程序前部聲明，在VHDL中用 CONSTANT語句定義。33. VHDL的變量(VARIABLE)是一個 局部量，只能在進程、函數(shù)和過程中聲明和使用。34. VHDL的信號(SIGNAL)是一種數(shù)值容器，不僅可以容納當前值 ，也可以保持歷史值 。35. VHDL 的操作符包括邏輯操作符 _ ( Logic Operator) _、 關系操作符( Relational Operator)_、 一算術操作符( ArithmeticOperator ) _ 禾口 一 符號操作符( Si

8、gn Operator)。36. 在VHDL中，預定義的屬性標識符可用于檢出時鐘邊沿、完成定時檢查、獲得未約束的數(shù)據(jù)類型的范圍等。37. HDL 的基本描述語句包括 _ 順序語句(Sequential Statements)禾和 并行語句(ConcurrentStatements) _。38. VHDL 的順序語句只能出現(xiàn)在進程(PROCESS)、 過程(PROCEDURE)和函數(shù)(FUNCTION)中，是按程序書寫的順序自上而下、一條一條地執(zhí)行。39. VHDL的PROCESS語句是由順序語句組成的，但其本身卻是并行語句。40. VHDL的并行信號賦值語句的賦值目標必須都是信號 。41 .

9、VHDL的子程序有_過程(PROCEDURE ) _ 和 _函數(shù)(FUNCTION_兩種類型。42. 元件例化是將預先設計好的設計實體或設計模塊作為一個_元件_，連接到當前設計實體或設計模塊中一個指定的_端口_。43. VHDL的程序包是用 VHDL語言編寫的，其源程序也需要以_. vhd_文件類型保存。44. 元件例化時端口映射方式分為_位置_映射法、_名稱_映射法和_混合_ 映射法3種。45. 注釋VHDL設計實體：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;-庫、程序包聲明ENTITY H_ADDER ISPORT(A , B: IN STD_L

10、OGIC ;SO , CO: OUT STD_LOGIC) ;- 實體聲明END ENTITY H_ADDER ;ARCHITECTURE ART2 OF H_ADDER IS - 結(jié)構(gòu)體聲明BEGINSO<=(A OR B) AND (A NAND B);CO<=NOT (A NAND B);END ARCHITECTURE ART2 ;46. 在 Quartus II 環(huán)境下，要通過執(zhí)行 File 菜單下的Create / Update / Create Symbol Files forCurrent File命令產(chǎn)生元件符號。47. 按結(jié)構(gòu)特點和編程工藝的不同，大規(guī)模、高密度

11、PLD器件可分為CPLD 和 FPGA 兩大類。48. 采用SRAM結(jié)構(gòu)的可編程器件，在系統(tǒng)斷電后編程信息不保存（消失）。49. 在世界上為數(shù)眾多的EDA生產(chǎn)廠商中最大的三家是ALTERA、 XILINX和Lattice 。、單選題1.關于EDA技術的設計流程，下列順序正確的是（A ）A原理圖/HDL文本輸入t功能仿真t綜合t適配t編程下載t硬件測試 B原理圖/HDL文本輸入t適配t綜合t功能仿真t編程下載t硬件測試;C原理圖/HDL文本輸入t功能仿真t綜合t編程下載t適配硬件測試；D原理圖/HDL文本輸入t功能仿真t適配t編程下載t綜合t硬件測試2 .對利用原理圖輸入設計方法進行數(shù)字電路系統(tǒng)

12、設計，下面說法是不正確的（C）A 原理圖輸入設計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設計；B原理圖輸入設計方法一般是一種自底向上的設計方法；C 原理圖輸入設計方法無法對電路進行功能描述；D原理圖輸入設計方法也可進行層次化設計。3. 下列對CPLD結(jié)構(gòu)與工作原理的描述中，正確的是（ C）A CPLD 是基于 :查找表結(jié)構(gòu)的可編程邏輯器件；B CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；C早期的CPLD是從GAL的結(jié)構(gòu)擴展而來；D 在Altera公司生產(chǎn)的器件中，MAX7000系列屬 CPLD結(jié)構(gòu)；4. Quartus II的設計文件不能直接保存在（ B ）。A系統(tǒng)默認路徑B硬盤根目錄C項目

13、文件夾D用戶自定義工程目錄5. 執(zhí)行Quartus II的（A ）命令，可以為設計電路建立一個元件符號。A Create / Update / Create Symbol Files for Curre nt FileB SimulatorC CompilerD Timi ng An alyzer6. 在下列器件中，不屬于PLD的器件是（C ）。A PROMB PALC SRAMD PLA7. 在PLD中陳列圖如下所示，其邏輯表達式為（ B ）.A.F=A+B+CB. F=A+CC. F=A C D. F=A B C D8. 使用Quartus II工具軟件建立仿真文件，應采用（DA. 圖形編

14、輯B.文本編輯C.符號編輯）方式.D.波形編輯9. 建立設計項目的菜單是(CA. File ” New "B. Project ”).New Project Wizard " C. File ”New Project Wizard ”10.在MAX+ plusn工具軟件中, 文件夾.包括門電路、觸發(fā)器、電源、輸入、輸出等元件的元件庫是A. maxplus2max2libmfB. quartuslibrarymega_lpmD. myedamygdfC. quartuslibraryprimitives11.在Quartus II工具軟件中，完成編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯

15、綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等打操作，并檢查設計文件是否正確的過程稱為（A.編輯B.編譯C. 綜合D.編程12 .在Quartus II集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要用途是（D ）.A.仿真B.編譯C.綜合D.被高層次電路設計調(diào)用13. 仿真是對電路設計的一種（A.直接的E.間接的14 . 執(zhí)行 Quartus II 的（ B ）A. Create Default Symbolc. Compiler15 . Quartus IIA. . vwf命令，)檢測方法.C.同步的D.異步的可以對設計電路進行功能仿真或者時序仿真.B . Start SimulationD

16、. Timing Analyzer16 . Quartus IIA. . scf的波形文件類型是E. . gdf 的圖形設計文件類型是E. . bdf c. 是( C )E.硬件描述語言c.A. vhdB. vhd)D.）.D.17. Quartus IIA.咼級語言18. 使用 Quartus II 工具軟件實現(xiàn)原理圖設計輸入，A.模塊/原理圖文件E.文本編輯19. 使用 Quartus II 的圖形編輯方式輸入的電路原理圖文件必須通過(A.編輯E.編譯C.綜合20. Quartus II 的波形文件當中設置仿真時間的命令是( B )A . Edit/End TimeB。 Edit/ Tim

17、e Bar C. View/End Time21. 一個能為 VHDL 綜合器接受，并能作為一個獨立的設計單元的完整的A.設計輸入E.設計輸出C.設計實體D.設計結(jié)構(gòu)22. VHDL 的設計實體可以被咼層次的系統(tǒng)( D )，成為系統(tǒng)的一部分.B。 Edit/ Time Barc.EDA工具軟件應采用( AC.符號編輯D.綜合軟件)方式.D.波形編輯B )才能進行仿真驗證.D.編程D.Edit/Insert Node or Bus VHDL 程序稱為（ C ）.A.輸入E.輸出C.仿真D.調(diào)用23. VHDL 常用的庫是( A)標準庫.A. IEEEB . STDC. WORKD. PACKAG

18、E24 . 在 VHDL的端口聲明語句中，用(A)聲明端口為輸入方向.A. INB . OUTC.INOUTD. BUFFER25 . 在 VHDL的端口聲明語句中，用(B)聲明端口為輸出方向.A. INB . OUTC.INOUTD. BUFFER26 . 在 VHDL的端口聲明語句中，用(C)聲明端口為雙向方向.A. INB . OUTC.INOUTD. BUFFER27 . 在 VHDL的端口聲明語句中，用(D)聲明端口為具有讀功能的輸出方向A. INB . OUTC.INOUTD. BUFFER28 . 在 VHDL標識符命名規(guī)則中，以(A)開頭的標識符是正確的.A.字母E.數(shù)字C.漢

19、字D.下劃線29 . 在下列標識符中，A. 4h_adde B.30 . 在下列標識符中，A. 4h_addeC ）是h_adde4_B.VHDL 合法標識符.c. h_adder_4VHDL 錯誤的標識符. c. h_adder_4D. _h_adde31 . 在 VHDLA.信號32 . 在 VHDLA.信號33 . 在 VHDLA.信號中，中，中，A )是 h_adde4 不能將信息帶出對它定義的當前設計單元.C.數(shù)據(jù)D.變量的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時的行為.C.數(shù)據(jù)D.變量的數(shù)據(jù)傳輸不是立即發(fā)生的，目標信號的賦值是需要一定延時時間.C.數(shù)據(jù)D.變量D. h_addeD)E.

20、常量D)E.常量A)E.常量34. VHDL 程序中的中間信號必須在 中定義，變量必須在 中定義. (A.實體進程B .結(jié)構(gòu)體 進程C.進程進程D.結(jié)構(gòu)體35. 在 VHDL 中，目標變量的賦值符號是( C ).B )結(jié)構(gòu)體A.B.C.:D.V =36 .在VHDL中，目標信號的賦值符號是( D ).A.=:B.=C.: =D.V =37 .在VHDL中，用語句（BA. clock ' EVENTC. clock= ' 1'38 .在VHDL中，用語句（DA. clock ' EVENT）表示檢測clock的上升沿.B. clock ' EVENT AN

21、D clock= 1'D. clock ' EVENT AND clock= ' O'）表示檢測clock的下降沿.B. clock ' EVENT AND clock= 1'C. clock=39.在 VHDLA. BIT1 '中，IF語句中至少應有1個條件句，條件句必須由(B . STD LOGICC. BOOLEAND. clock ' EVENT AND clock=0'C )表達式構(gòu)成.D.任意40.在 VHDLA. IF的CASE語句中,B .THEN條件句中的 => ”不是操作符，它只相當于(C. AN

22、DD. ORB )的作用.41 .在VHDL的FOR_LOOP語句中的循環(huán)變量是一個臨時變量，屬于LOO P語句的局部變量,(B )事先聲明.A.必須B.不必C.其類型要D.其屬性要42 .在VHDL中，語句 “ FOR n IN 0 TO 7 LOOP定義循環(huán)次數(shù)為(A )次.A )信號A . 8B. 7C. 0D . 1A .輸入B.輸入和輸出C.輸出D .時鐘47 .在VHDL中，條件信號賦值語句WHEN_ELSE 屬于（A .并行兼順序B.順序C.并行C )語句.D .任意48 .在元件例化COMPONENT )語句中，用()符號實現(xiàn)名稱映射，將例化元件端口聲明A .可以B.不能C.任

23、意D .只能44 .在 VHDL的并行語句之前，可以用(C）米傳送往米信息.A .變量B.變量和信號C. 信號D .常量45 .在 VHDL中，PROCESS結(jié)構(gòu)是由(:A)語句組成的.A.順序B.順序和并行C.并行D .任何43 .在VHDL中，含 WAIT語句進程PROCESS的括弧中后( B )加敏感信號，否則是非法的.46 .在VHDL的進程語句格式中，敏感信號表列出的應當是設計電路的(語句中的信號名與 PORT MAP ()中的信號名關聯(lián)起來.B . : =C. <=D .=>49 . VHDL的WORK庫是用戶設計的現(xiàn)行工作庫，用于存放( A ).A .用戶自己設計的工

24、程項目B.公共程序C.共享數(shù)據(jù)D .圖形文件50 .在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設計實體調(diào)用或共享，可以把它們匯集在(D )中.A .設計實體B.程序庫C .結(jié)構(gòu)體D .程序包51 .把上邊的英文縮略語和下邊的中文意思對應起來。(1) EDA _ (2) FPGA ( 3) SOC (4) CPLD ( 5) ASIC (6) SRAM _ ( 7) ISP (8) VHDL ( 9) BST (10) IEEEa片上系統(tǒng)b復雜可編程邏輯器件c現(xiàn)場可編程門陣列d靜態(tài)隨機存取存儲器e在系統(tǒng)可編程f超高速硬件描述語言g邊界掃描測試技術h美國電子工程師協(xié)會i電子設計自動

25、化j專用集成電_52.不完整的IF語句，其綜合結(jié)果可實現(xiàn)A O IA. 時序邏輯電路B.組合邏輯電路C.雙向電路 D. 三態(tài)控制電路53. 完整的IF語句，其綜合結(jié)果可實現(xiàn)_B。A. 時序邏輯電路B.組合邏輯電路C.雙向電路 D. 三態(tài)控制電路54. |進程中的信號賦值語句，其信號更新是 C_。|A按順序完成；B比變量更快完成；C在進程的最后完成；D 都不對55 一個項目的輸入輸出端口是定義在A。A. 實體中B.結(jié)構(gòu)體中 C.任何位置 D.進程體56. 描述項目具有邏輯功能的是B 。A. 實體B.結(jié)構(gòu)體C.配置D.進程57. 關鍵字ARCHITECTURE定義的是 A 。A. 結(jié)構(gòu)體 B.進程

26、C.實體D.配置58. Quartus II中編譯VHDL源程序時要求 C 。A.文件名和實體可以不同名B.文件名和實體名無關C.文件名和實體名要相同D.不確定59. 1987標準的VHDL語言對大小寫是D 。A.敏感的B.只能用小寫 C.只能用大寫D.不敏感60. 關于1987標準的VHDL語言中，標識符描述正確的是A 。A.必須以英文字母開頭B.可以使用漢字開頭C.可以使用數(shù)字開頭D.任何字符都可以61. 符合1987VHDL標準的標識符是A 。A. a_2_3B. a2 C. 2_2_aD. 2a62. 不符合1987VHDL標準的標識符是 C 。A. a_1_inB. a_in_2 C

27、. 2_aD. asd_163. 變量和信號的描述正確的是A 。A.變量賦值號是:=B.信號賦值號是:=C.變量賦值號是=D.二者沒有區(qū)別64. 下面數(shù)據(jù)中屬于實數(shù)的是B 。A. 4.2B. 3 C. '1'D. “11011”65. 下面數(shù)據(jù)中屬于位矢量的是D 。A. 4.2B. 3C. ' 1'D. “11011”66可以不必聲明而直接引用的數(shù)據(jù)類型是C 。A. STD_LOGICB. STD_LOGIC_VECTORC. BITD.前面三個答案都是錯誤的67. STD_LOGIG_1164中定義的高阻是字符 D 。A. XB. x C. zD. Z68.

28、STD_LOGIG_1164中字符H定義的是A。A.弱信號1B.弱信號0 C.沒有這個定義D.初始值69. VHDL運算符優(yōu)先級的說法正確的是 C 。A.邏輯運算的優(yōu)先級最高B.關系運算的優(yōu)先級最高C.邏輯運算的優(yōu)先級最低D.關系運算的優(yōu)先級最低70. VHDL運算符優(yōu)先級的說法正確的是A 。A. NOT的優(yōu)先級最高B. AND和NOT屬于同一個優(yōu)先級C. NOT的優(yōu)先級最低D.前面的說法都是錯誤的71. VHDL運算符優(yōu)先級的說法正確的是 D 。A.括號不能改變優(yōu)先級B.不能使用括號C.括號的優(yōu)先級最低D.括號可以改變優(yōu)先級72. 如果a=1,b=0,則邏輯表達式(a AND b) OR (

29、 NOT b AND a)的值是 B，A. 0 B. 1 C. 2D. 不確定73. 不屬于順序語句的是 CA. IF 語句B. LOOP 語句 C. PROCESS語句D. CASE 語句74. EDA 的中文含義是A. 電子設計自動化C. 計算機輔助教學A 。B. 計算機輔助計算D. 計算機輔助制造75 可編程邏輯器件的英文簡稱是 DA. FPGAB. PLA C. PALD. PLD76. 現(xiàn)場可編程門陣列的英文簡稱是 A 。A. FPGAB. PLA C. PALD. PLD77. 在EDA中，ISP的中文含義是B 。A. 網(wǎng)絡供應商B. 在系統(tǒng)編程C. 沒有特定意義D. 使用編程器燒

30、寫 PLD 芯片78. 在 EDA 中， IP 的中文含義是 D 。A. 網(wǎng)絡供應商B. 在系統(tǒng)編程 C. 沒有特定意義 D. 知識產(chǎn)權核79. EPF10K30TC144-4 具有多少個管腳 A 。A. 144 個B. 84 個C. 15 個D. 不確定80. 如果a=1,b=1，則邏輯表達式(a XOR b) OR ( NOT b AND a)的值是 A 。A. 0B. 1C. 2D. 不確定81. Quartus II 是哪個公司的軟件 A 。A. ALTERA B. ATMEL C. LATTICE D. XILINX82. 在 VHDL 語言中，下列對時鐘邊沿檢測描述中，錯誤的是 D

31、 。A. if clk' event and clk =1' thenB. if rising_edge(clk) thenC. if clk ' event and clk =0' thenD. if clk 'stable and not clk =1' then83. VHDL 語言共支持四種常用庫，其中哪種庫是用戶的 VHDL 設計現(xiàn)行工作庫： DA.IEEE 庫B.VITAL 庫 C.STD 庫D.WORK 工作庫84. 下列語句中，不屬于并行語句的是： B 。A.進程語句B.CASE語句C.元件例化語句D.WHEN-ELSE語句85.

32、 在 EDA 工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為 B 。A. 仿真器 B.綜合器C.適配器D.下載器86下面哪一條命令是 Quartus II 軟件中引腳鎖定的命令 B 。A file >set project to current file BAssignments> Assignments EditorC assign>pin/location chipD file>create default symbol87. 下列關于信號的說法不正確的是 D 。A . 信號代表物理設計中的某一條硬件連接線 。B. 信號的端口模式不必定義，它的數(shù)據(jù)既可以流

33、進，也可以流出。C. 在同一進程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。D. 在進程和子程序中不但能使用信號，而且能說明信號。88. 下面哪一個可以用作 VHDL 中的合法的實體名 D 。A. ORB. VARIABLEC. SIGNAL D. OUT189. 下列關于變量的說法正確的是 A 。A. 變量是一個局部量，它只能在進程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個S延時。C. 在進程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表達式為：目標變量名 <= 表達式。90. 下列關于 CASE 語句的說法不正確的是 B 。A. 條件

34、句中的選擇值或標識符所代表的值必須在表達式的取值范圍內(nèi)。B. CASE 語句中必須要有 WHEN OTHERS=>NULL ；語句。C. CASE 語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn) 。D. CASE 語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。91. 在 Quartus II 集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是D 。A. 綜合 B. 編譯 C. 仿真D. 被高層次電路設計調(diào)用92 VHDL 語言是一種結(jié)構(gòu)化設計語言；一個設計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部 分，結(jié)構(gòu)體描述 B 。A 器件外部特性B 器件的內(nèi)部功能C器件的綜合約束E.

35、器件外部特性與內(nèi)部功能 93下列標識符中， B是不合法的標識符。A. State0 B. 9moon C. Not_Ack_0 D. signall94. 在VHDL中，IF語句中至少應有1個條件句，條件句必須由 C表達式構(gòu)成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER95. 在 VHDL 中 D 不能將信息帶出對它定義的當前設計單元。A. 信號 B. 常量 C. 數(shù)據(jù) D. 變量96. 在 VHDL 中，為定義的信號賦初值，應該使用 C 符號。A. = ：B. = C. ：=D. <=97. 在 VHDL 中，一個設計實體可以擁有一個或多個BA.

36、 設計實體 B. 結(jié)構(gòu)體 C. 輸入 D. 輸出98. 在 VHDL 的 IEEE 標準庫中，預定義的標準邏輯位 STD_LOGIC 的數(shù)據(jù)類型中是用 B 表示的。A. 小寫字母和數(shù)字B. 大寫字母數(shù)字 C. 大或小寫字母和數(shù)字 D. 全部是數(shù)字99. 在 VHDL 的 IEEE 標準庫中，預定義的標準邏輯數(shù)據(jù) STD_LOGIC 有 C 種邏輯值。A. 2B. 3C. 9D. 8100. 下列狀態(tài)機的狀態(tài)編碼， _A方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個特點。A.狀態(tài)位直接輸出型編碼B .一位熱碼編碼 C.順序編碼D.格雷編碼三、簡答題2、試簡述CPLD和FPGA的結(jié)構(gòu)。答：CP

37、LD :內(nèi)部互連結(jié)構(gòu)由固定長度的連線資源組成，布線的延遲確定，屬確 定型結(jié)構(gòu)。邏輯單元主要由 與或陣列”構(gòu)成，即乘積項結(jié)構(gòu)。該結(jié)構(gòu)來自于典型 的PAL、GAL器件的結(jié)構(gòu)。采用 EEPROM工藝。FPGA:內(nèi)部互連結(jié)構(gòu)由多種長度不同的連線資源組成， 每次布線的延遲可不同， 屬統(tǒng)計型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲器（SRAM ）構(gòu)成的函數(shù)發(fā)生器，即 查找表。通過查找表可實現(xiàn)邏輯函數(shù)功能。用 SRAM工藝。四、應用題知識模塊一1. 分析下面的源程序，說明設計電路的功能( 1)VHDL 源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STE_L

38、OGIC_UNSIGNED.ALL;ENTITY LX3_1 ISPORT (s2, s1, s0: IN STD_LOGIC;d3, d2, d1, d0: IN STD_LOGIC;d7, d6, d5, d4: IN STD_LOGIC;Y: OUT STD_ULOGIC);END LX3_1;ARCHITECTURE one OF LX3_1 ISSIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINs<=s2&s1&s0;y<=dOWHEN s=”O(jiān)OO”ELSEdiWHEN s=”O(jiān)Oi ”ELSEd2WHEN s=”

39、OiO”ELSEd3WHEN s =”O(jiān)ii”ELSEd4WHEN s=”iOO”ELSEd5WHEN s=”iOi ”ELSEd6WHEN s=”iiO”ELSEd7;END one;解：該源程序設計的是 8選1數(shù)據(jù)選擇器，d7 d0是數(shù)據(jù)輸入端，s2、si和SO是控制輸入端，Y是 數(shù)據(jù)輸出端。當s2 si s0=000時，do數(shù)據(jù)被選中，輸出y=do;當s2 si s0=001時，di數(shù)據(jù)被選中，輸出y=d1; 依此類推。2. 分析下面的 VHDL 源程序，說明設計電路的功能。( i )VHDL 源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_ii64.ALL;USE

40、 IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_2 ISPORT(A: IN STD_LOGIC_VECTOR(3 DOWNTO O);B: IN STD_LOGIC_VECTOR(3 DOWNTO O);GT,LT,EQ: OUT STD_LOGIC);END LX3_2;ARCHITECTURE one OF LX3_2 ISBEGINPROCESS( a, b)BGEINGT<=' 0'LT<=' 0'EQ<=' 0'GT<=' 1'LT<=' 1'

41、;EQ<=' 1'IF A>B THENELSIF A<B THEN ELSEEND IF;END PROCESS;END one;解：該源程序設計的是 4 位二進制數(shù)據(jù)比較器電路。 A3.0 和 B3.0 是兩個 4 位二進制數(shù)輸入， 當 A3.0>B3.0 時，大于輸出端 GT=1; 當 A3.0<B3.0 時，小于輸出端 LT=1; 當 A3.0=B3.0 時， 等于輸出端 EQ=1 。3. 分析下面的源程序，說明設計電路的功能。 （ 1）VHDL 源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENT

42、ITY LX3_3 ISPORT (ABIN: IN STD_LOGIC_VECTOR( 7 DOWNTO 0);DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END LX3_3;ARCHITECTURE one OF LX3_3 ISBEGINPROCESS(ABIN, DIN)BEGINFOR I IN 0 TO 7 LOOPDOUT(I)<=DIN(I)AND ABIN(I);END LOOP;END PROCESS;END one;解：該 VHDL 源程序設計二輸入端的 8

43、與門電路。 8 個與門的輸入端為 ABIN7 ABIN0 和 DIN7 DIN0 ，輸出為 DOUT7 DOUT0 。該電路可作為 8位數(shù)據(jù)并行開關， ABIN 是數(shù)據(jù)輸入， DIN 是數(shù)據(jù)開關，當 DIN=1 時，輸出 DOUT=ABIN, 當 DIN=0 時，開關斷開， DOUT=0 。4. 畫出與下例實體描述對應的原理圖符號元件：(1)ENTITY buf3s IS - 實體 1： 三態(tài)緩沖器PORT (din : IN STD_LOGIC ; - 輸入端ena : IN STD_LOGIC ; - 使能端dout : OUT STD_LOGIC ) ; - 輸出端END buf3x;(

44、2)ENTITY mux21 IS - 實體 2： 2選 1多路選擇器PORT (in0, in1, sel : IN STD_LOGIC;out : OUT STD_LOGIC);END mux21;(3)module buf3s (din, ena,dout); 模塊 1: 三態(tài)緩沖器 in put di n; II數(shù)據(jù)輸入端in put ena; /使能輸入端output dout; /數(shù)據(jù)輸出端en dmodule(4)module mux21 (in0, in1, sel, out);/ 模塊4： 2選 1 多路選擇器 in put in 0, i n1; /數(shù)據(jù)輸入端in put

45、sel; /選擇輸入端output out; /數(shù)據(jù)輸出端en dmodule五、VHDL程序填空:1、以下程序是一個BCD碼表示099計數(shù)器的VHDL描述，試補充完整library ieee ;- 調(diào)用庫use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt100b isport( clk, rst, en : in std_logic;cq : out std_logic_vector(7 downto 0);- 計數(shù)輸出cout: out std_logic);- 進位輸出end entity cnt1

46、00b;architecture bhv of cnt100b isbeginprocess (clk, rst, en)variable cqi : std_logic_vector(7 downto 0);-定義變量beginif rst = '1' thencqi := (others => 0'- 計數(shù)器清零復位elseifclk 'event and clk = T then-上升沿判斷if en = '1' thenif cqi(3 downto 0) < "1001" then- 比較低 4 位cqi

47、 := cqi +1;-計數(shù)加 1elseif cqi(7 downto 4) < "1001" then比較高4位-低4位清零-判斷進位輸岀cqi := cqi + 16;elsecqi := (others => '0'); end if;cqi (3 downto 0) := 0000”;end if;end if;end if;end if;if cqi =10011001” thencout <= '1'elsecout <= '0'end if;cq <= cqi;-給計數(shù)器輸出端口賦

48、值end process;end architecture bhv;2、用VHDL設計4位加法計數(shù)器LIBRARY IEEE; ;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY CNT4 IS-實體說明PORT ( CLK : IN STD_LOGIC ;Q : OUT STD_L0GIC_VECT0R(3 DOWNTO 0);-定義輸出端口END CNT4;ARCHITECTURE bhv OF CNT4 IS-結(jié)構(gòu)體SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);- 定義信號BEGINPROCESS (CLK)BEGINIF

49、 CLK'EVENT AND CLK = '1' THEN -上升沿判斷Q1 <= Q1 + 1 ;END IF ;END PROCESS ;Q <= Q1 ;-對輸出端賦值END bhv;3、VHDL半加器描述：真值表描述方法LIBRARY IEEE; -調(diào)用庫USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS-實體說明PORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);-定義輸出端口END ENTITY h_adder;ARCHITECTURE fh1 OF h_ad

50、der is定義標準邏輯位矢量信號SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0);-BEGINabc <= a & b ;PROCESS(abc)BEGINCASE abc IS-a相并b,即a與b并置后賦值給abc-進程-類似于真值表的CASE語句WHEN "00" => so<='0' co<='0'WHEN "01" => so<='1' co<='0'WHEN "10" =>

51、; so<='1' co<='0'WHEN "11" => so<='0' co<='1'WHEN OTHERS => NULLEND CASE;END PROCESS ;END ARCHITECTURE fh1 ;4、1位二進制全加器頂層設計描述LIBRARY IEEE; -調(diào)用庫USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT (ain,bin,cin : IN STD_LOGIC; 輸入端口定義 cout,sum : OUT STD_LOGIC 上END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder IS-結(jié)構(gòu)體COMPONENT h_adder-調(diào)用半加器聲明語句PORT ( a,b : IN STD_L