現(xiàn)代CMOS電路的噪聲問題及其抗噪聲

1、1/ 3現(xiàn)代 CMOS 電路的噪聲問題及其抗噪聲優(yōu)化設(shè)計電路優(yōu)化設(shè)計摘?要現(xiàn)代 CMOS 電路具有規(guī)模大、特征尺寸小的特點(diǎn)，電路中的噪聲問題 也更加凸顯了出來。本文主要從現(xiàn)代 CMOS 電路的發(fā)展基本情況出發(fā)，分析噪 聲產(chǎn)生的原因，并且結(jié)合現(xiàn)有技術(shù)，探討針對現(xiàn)代 CMOS 電路的抗噪聲優(yōu)化設(shè) 計方案，以達(dá)到降低和抗噪聲的目的。關(guān)鍵詞 CMOS 電路；噪聲問題；抗噪聲優(yōu)化設(shè)計TN432 A 1673-9671-(xx)071-0183-011 CMOS 電路及其噪聲硅半導(dǎo)體的 CMOS 電路技術(shù)因?yàn)槠淙菀状笠?guī)模集成的特點(diǎn)，及其自身的性 價比優(yōu)勢和日漸成熟的技術(shù)和工藝，得到了廣泛的應(yīng)用，并且在今后

2、相當(dāng)長的 一段時間內(nèi)在規(guī)模集成電路中將會占據(jù)主導(dǎo)地位。隨著個人數(shù)字系統(tǒng)、通訊終端的不斷發(fā)展， CMOS 不斷向著高密度、高速率 的方向發(fā)展。但與此同時，現(xiàn)代 CMO 系統(tǒng)內(nèi)部的器件尺寸不斷縮小，集成密度 擴(kuò)大，各個金屬線之間的間隔縮短，因噪聲干擾或電路跳變過程中產(chǎn)生的毛刺 都有可能使數(shù)字電路出現(xiàn)邏輯故障。因此要盡可能減少噪聲，提高系統(tǒng)穩(wěn)定性 和準(zhǔn)確性。CMOS的噪聲影響到電路系統(tǒng)的穩(wěn)定性，近幾年來對抗噪聲的研究設(shè) 計也層出不窮。筆者將在下文中對現(xiàn)代 CMOS 電路的抗噪聲優(yōu)化設(shè)計做出詳細(xì) 的闡述。2 現(xiàn)代 CMOS 電路的抗噪聲優(yōu)化設(shè)計 在本次設(shè)計研究中，筆者以動態(tài)電路噪聲問題、同步開關(guān)噪聲問

3、題以及襯 底噪聲問題為主要研究對象，針對這幾種 CMOS 中常出現(xiàn)的噪聲問題展開分 析。2.1 深亞微米 CMOS 抗噪聲動態(tài)電路設(shè)計靜態(tài)電路本身具有相對較好的抗噪聲特性，但是其具有低速、高耗能的缺 點(diǎn)，因此在電路的關(guān)鍵部分，還需要動態(tài)電路來提高線路的整體性能，尤其是提高速率和降低能耗。伴隨著深亞微米工藝水平的發(fā)展，器件的尺寸更進(jìn)一步 減小，密度增大，這對動態(tài)電路的抗噪聲性提出了更大的挑戰(zhàn)。2/ 3動態(tài)電路中的噪聲源主要包括了電源噪聲、節(jié)點(diǎn)噪聲、串繞噪聲等。改善 動態(tài)電路的抗噪聲性能其中一個方法便是提高邏輯門的閥值電壓。但是提高閥 值電壓就會降低電路的速度，提高功耗，削弱了動態(tài)電路的優(yōu)勢，因此

4、在優(yōu)化 方案的設(shè)計中減少噪聲是目標(biāo)，但是也不能讓電路的其他性能遭到過分損害。 針對動態(tài)電路，筆者認(rèn)為可以利用鏡像 NMOS 網(wǎng)絡(luò)來構(gòu)建具有高能量效率的抗 噪聲電路。設(shè)計圖如圖 1 所示。由圖可見，鏡像抗噪聲動態(tài)線路需要兩個相同的NMOS 求值網(wǎng)絡(luò)，附加NMOS 管 M3，其工作原理大致為：預(yù)充電階段時，時鐘信號將 M1 打開，將輸出電壓 Vout 充電達(dá)到最高水平，Vx 的電壓達(dá)到 VDD-Vm另外由于晶體管體效應(yīng)，頂端的 NMOS 網(wǎng)絡(luò)的開關(guān)閥值電壓相對應(yīng)增加， 從而達(dá)到了改善動態(tài)電路抗噪聲性能的目的。2.2 同步開關(guān)噪聲優(yōu)化設(shè)計由于深亞微米電路規(guī)模的不斷增大，電路系統(tǒng)的中門電路翻轉(zhuǎn)頻率逐漸

5、提 高，再加上電源電壓的降低， 低電平電壓的開關(guān)噪聲突顯粗來， 影響了數(shù)字電 路的穩(wěn)定性。同步開關(guān)噪聲主要由帶有大負(fù)載電容的I/O 緩沖器開關(guān)和內(nèi)部電路的開關(guān)這兩種開關(guān)引起地 “跳動”。集成電路的高速高密度化發(fā)展使得與 I/O 輸出緩沖器相聯(lián)的電源和地上出現(xiàn) 大量的噪聲。其次從內(nèi)部電路開關(guān)噪聲來看，要提高同步開關(guān)的抗噪聲性能， 首先需要減小電感，主要辦法是通過特殊的地線 PAD,將其與襯底直接相離并 且連接到地平面上；其次是減小恒定電流，通過恒流電壓轉(zhuǎn)換器利用鏡像電流 源提供恒定的電流。噪聲控制的結(jié)構(gòu)方案主要有三種，一是采用局部倒相器數(shù) 據(jù)總線結(jié)構(gòu)，一般情況下，當(dāng)所有總線同時開關(guān)時，理想情況下

6、是一半是 0 一 半是 1,上拉下拉開關(guān)電流由旁路電容供給，從而使得較少的AC 電流通過電源和地線上的電感，最終達(dá)到減小電壓跳動的目的。二是采用時鐘偏移化方案，其規(guī)則大致與動態(tài)電路相同，避免所有時鐘在同一時刻內(nèi)開關(guān)，減小電壓跳 動。2.3 襯底噪聲加固設(shè)計3/ 3伴隨著硅器件技術(shù)的飛速發(fā)展，電路的整體構(gòu)造和設(shè)計變得愈加復(fù)雜，在 SOC中也已經(jīng)實(shí)現(xiàn)了混合技術(shù)，并且將模擬數(shù)字集成在了統(tǒng)一襯底上。但隨著 數(shù)字時鐘頻率的不斷上升，復(fù)雜性進(jìn)一步提高，電路系統(tǒng)中工藝器件和單元面 積的縮小，集成電路設(shè)計中的襯底噪聲問題的解決成為了設(shè)計中的難點(diǎn)和重 點(diǎn)。 I/O 緩沖器開關(guān)以及內(nèi)部羅繼電器的開關(guān)也是引起襯底噪

7、聲的主要噪聲源，另外電離電流也是引起襯底噪聲的原因之一。襯底噪聲的優(yōu)化方法主要有四 種：一是保護(hù)環(huán)，保護(hù)環(huán)是指 IC 設(shè)計中防止襯底噪聲常用的方法，其工作原理 是指在敏感器件周圍形成法拉第隔離，使得敏感器件受到保護(hù)，減少襯底噪聲 對其造成的干擾；二是 N 阱溝，主要是指可用于噪聲電路和敏感電路之間，阻 止襯底電流的襯底表面流動；三是較小電源跳動；四是平面布局的方法，在空 間電路布局時充分考慮減小襯底噪聲的耦合效應(yīng)。綜上所述，隨著電路規(guī)模的逐漸擴(kuò)大，現(xiàn)代 CMOS 電路的抗噪聲優(yōu)化設(shè)計 成為了當(dāng)前電路設(shè)計的重點(diǎn)和關(guān)鍵。本文主要針對動態(tài)電路的抗噪聲性能以及 同步開關(guān)噪聲優(yōu)化設(shè)計和襯底噪聲加固設(shè)計做了詳細(xì)闡述，相信隨著電路技術(shù) 的飛速發(fā)展，CMOS 的抗噪聲優(yōu)化設(shè)計會日漸完善。1 陳曦，莊奕琪,羅宏偉，胡凈，韓孝勇深亞微米 CMOS IC 抗噪聲 ESD 保護(hù)電路 的設(shè)計J.微電子學(xué),xx,05.2 黃曉華