基于Libero的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告(實(shí)驗(yàn)4到8)

1、_計(jì)算機(jī)_學(xué)院_專業(yè)_班_組、學(xué)號_姓名_協(xié)作者_(dá) 教師評定_實(shí)驗(yàn)題目_基于Libero的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證實(shí)驗(yàn)_1、 熟悉EDA工具的使用；仿真基本門電路。2、 仿真組合邏輯電路。3、 仿真時序邏輯電路。4、 基本門電路、組合電路和時序電路的程序燒錄及驗(yàn)證。5、 數(shù)字邏輯綜合設(shè)計(jì)仿真及驗(yàn)證。實(shí)驗(yàn)報(bào)告1、基本門電路一、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的基本門電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對實(shí)際門電路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86進(jìn)行VerilogHDL設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境Libero仿

2、真軟件。三、實(shí)驗(yàn)內(nèi)容1、掌握Libero軟件的使用方法。2、進(jìn)行針對74系列基本門電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測試平臺代碼（可自行編程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相應(yīng)的設(shè)計(jì)、綜合及仿真。4、提交針對74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任選一個）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺代碼清單/74HC00代碼-與非/74HC00測試平臺代碼/74HC02代碼-或非/74HC02測試平臺代碼/74HC04代碼-非

3、/74HC04測試平臺代碼/74HC08代碼-與/74HC08測試平臺代碼/74HC32代碼-或/74HC32測試平臺代碼/74HC86代碼-異或/74HC86測試平臺代碼2、第一次仿真結(jié)果（任選一個門，請注明，插入截圖，下同）。（將波形窗口背景設(shè)為白色，調(diào)整窗口至合適大小，使波形能完整顯示，對窗口截圖。后面實(shí)驗(yàn)中的仿真使用相同方法處理）3、綜合結(jié)果（截圖）。（將相關(guān)窗口調(diào)至合適大小，使RTL圖能完整顯示，對窗口截圖，后面實(shí)驗(yàn)中的綜合使用相同方法處理）4、第二次仿真結(jié)果（綜合后）（截圖）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少？5、第三次仿真結(jié)果（布局布線后）（截圖）。回答輸出信號是否有延遲

4、，延遲時間約為多少？分析是否有出現(xiàn)競爭冒險(xiǎn)。2、組合邏輯電路一、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的組合邏輯電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對實(shí)際組合邏輯電路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511進(jìn)行VerilogHDL設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、掌握Libero軟件的使用方法。2、進(jìn)行針對74系列基本組合邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測試平臺代碼（可自行編程），完成74HC148、74HC138、74HC153、74

5、HC85、74HC283、74HC4511相應(yīng)的設(shè)計(jì)、綜合及仿真。4、74HC85測試平臺的測試數(shù)據(jù)要求：進(jìn)行比較的A、B兩數(shù)，分別為本人學(xué)號的末兩位，如“89”，則A數(shù)為“1000”，B數(shù)為“1001”。若兩數(shù)相等，需考慮級聯(lián)輸入（級聯(lián)輸入的各種取值情況均需包括）；若兩數(shù)不等，則需增加一對取值情況，驗(yàn)證A、B相等時的比較結(jié)果。5、74HC4511設(shè)計(jì)成擴(kuò)展型的，即能顯示數(shù)字09、字母af。6、提交針對74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任選一個）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺代碼清單/7

6、4HC148代碼/ 74HC148.vmodule encoder8_3_1(DataIn ,EO,Dataout);input 7:0DataIn;output EO;output 2:0Dataout;reg 2:0Dataout;reg EO;integer I;always(DataIn)begin Dataout=0; EO=1; for(I=0;I<8;I=I+1) begin if(DataIn I) begin Dataout =I; EO=0; end end endendmodule/74HC148測試平臺代碼/ testbench.vtimescale 1ns/10

7、psmodule testbench_8_3encoder; reg 7:0 in; wire2:0 out; wire EO; initial begin in='b00000001; repeat(9) #20 in=in<<1; end encoder8_3_1 testbench_8_3encoder(in,EO,out);endmodule /74HC138代碼 /74HC138.vmodule decoder3_8_1(DataIn,Enable,Eq); input2:0DataIn; input Enable; output7:0Eq; reg7:0Eq;

8、wire2:0DataIn; integer I; always (DataIn or Enable) /當(dāng)輸入或使能端發(fā)生變化時，開始進(jìn)行譯碼 begin if(Enable) /Enable為1時，輸出為0 Eq=0; else for(I=0;I<=7;I=I+1） if(DataIn=I) /語句組1（4行） EqI=1; else EqI=0; endendmodule /74HC138測試平臺代碼/testbench.vtimescale 1ns/10psmodule testbench; reg2:0 in; reg enable; wire7:0 eq; decoder3

9、_8_1 decoder_tb( /按端口名稱連接，可不按照端口順序?qū)懗?.DataIn (in), .Enable (enable), .Eq(eq); initial begin in=0; repeat(20) #20 in=$random; /采用隨機(jī)函數(shù)生成3位的輸入數(shù)據(jù) end initial begin enable=1; #40 enable=0; endendmodule /74HC153代碼 /74HC153.vmodule mux4_1_a(D0,D1,D2,D3,Sel0,Sel1,Result); input D0,D1,D2,D3; input Sel0,Sel1;

10、 output Result; reg Result; always (D0 or D1 or D2 or D3 or Sel1 or Sel0) /任一輸入或選擇項(xiàng)發(fā)生變化時執(zhí)行 begin case(Sel1,Sel0) /根據(jù)選擇項(xiàng)進(jìn)行分支控制 0:Result=D0; 1:Result=D1; /語句1 2:Result=D2; 3:Result=D3; default:Result=1'bx; /其他情況下輸出x endcase endendmodule/74HC153測試平臺代碼/testbench.vtimescale 1ns/1psmodule testbench_mu

11、x4_1; reg D0,D1,D2,D3,Sel1,Sel0; wire Result; mux4_1_a DUT(D0,D1,D2,D3,Sel0,Sel1,Result); initial begin D0=0;D1=0;D2=0;D3=0;Sel1=0;Sel0=0; #100 D0=1;D1=0;D2=0;D3=1; #100 Sel1=0;Sel0=1; #100 Sel1=1;Sel0=0; #100 Sel1=1;Sel0=1; #100; /加入一些延遲，以便波形顯示效果更好 endendmodule/74HC85代碼 / 74HC85.vmodule comparator_

12、4_a(DataA,DataB,AGEB); input3:0DataA,DataB; output AGEB; reg AGEB; always (DataA or DataB) begin if(DataA>=DataB) AGEB=1; else AGEB=0; endendmodule/74HC85測試平臺代碼 /testbench.v timescale 1ns/10psmodule testbench; reg3:0 ina,inb; wire AGEB; comparator_4_a comparator_testbench(ina,inb,AGEB); initial b

13、egin ina=0; repeat(20) #20 ina=$random; #20 $finish; end initial begin inb=0; repeat(10) #40 inb=$random; endendmodule /74HC283代碼 /74HC283.vmodule halfadder_1(DataA,DataB,Sum,Cout); input DataA,DataB; output Sum,Cout; assign Cout,Sum=DataA+DataB;endmodule/74HC283測試平臺代碼 / testbench.vtimescale 1ns/10p

14、smodule testbench; reg a,b; wire sum,cout; halfadder_1 adder_te(a,b,sum,cout); initial begin a=0;b=0; #20 b=1; #20 a=1; #20 b=0; #20; endendmodule/74HC4511代碼 /74HC4511.vmodule HC4511(A,Seg,LT_N,BI_N,LE); input LT_N,BI_N,LE; input3:0A; output7:0Seg; reg 7:0SM_8S; assign Seg=SM_8S; always (A or LT_N o

15、r BI_N or LE) begin if(!LT_N)SM_8S=8'b11111111; /根據(jù)4511真值表寫出 else if(!BI_N)SM_8S=8'b00000000; else if(LE)SM_8S=SM_8S; else case(A) 4'd0:SM_8S=8'b00111111; /3f(00111111對應(yīng)的十六進(jìn)制數(shù))，方便結(jié)果查看 /數(shù)字按gfedcba順序，最高位0表示小數(shù)點(diǎn)不顯示 4'd1:SM_8S=8'b00000110; /06 4'd2:SM_8S=8'b01011011; /5b 4

16、'd3:SM_8S=8'b01001111; /4f 4'd4:SM_8S=8'b01100110; /66 4'd5:SM_8S=8'b01101101; /6d 4'd6:SM_8S=8'b01111101; /7d 4'd7:SM_8S=8'b00000111; /07 4'd8:SM_8S=8'b01111111; /7f 4'd9:SM_8S=8'b01101111; /6f,用1100111表示9也是可以的 4'd10:SM_8S=8'b01110111;

17、 /77 4'd11:SM_8S=8'b01111100; /7c 4'd12:SM_8S=8'b00111001; /39 4'd13:SM_8S=8'b01011110; /5e 4'd14:SM_8S=8'b01111001; /79 4'd15:SM_8S=8'b01110001; /71 default:; endcase endendmodule/74HC4511測試平臺代碼timescale 1ns/10psmodule testbench;reg a,b,c;reg 3:0in;reg 7:0out

18、;HC4511 decoder(LT_N,BI_N,LE, A,Seg);initialbeginin=0;repeat(14)#20 in=$random;endinitialbegina=0;b=0;c=0;#40 c=1;#40 b=1;#40 c=0;#40 a=1;#40 b=0;#40 c=1;#40 b=1;endendmodule2、第一次仿真結(jié)果（任選一個模塊，請注明）74HC1483、綜合結(jié)果4、第二次仿真結(jié)果（綜合后）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少？輸出信號有延遲，延遲時間約為6、 第三次仿真結(jié)果（布局布線后）。回答輸出信號是否有延遲，延遲時間約為多少？分析是

19、否有出現(xiàn)競爭冒險(xiǎn)。輸出信號有延遲，延遲時間約為 ，有出現(xiàn)競爭冒險(xiǎn)。3、時序邏輯電路一、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的時序邏輯電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對實(shí)際時序邏輯電路芯片74HC74、74HC112、74HC194、74HC161進(jìn)行VerilogHDL設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、熟練掌握Libero軟件的使用方法。2、進(jìn)行針對74系列時序邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測試平臺代碼（可自行編程），完成74HC74、74HC112、74HC161、74HC194相應(yīng)

20、的設(shè)計(jì)、綜合及仿真。4、提交針對74HC74、74HC112、74HC161、74HC194（任選一個）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺代碼清單/74HC74代碼module HC74(D1, Cp1, Rd1n, Sd1n, Q1, Q1n);input D1, Cp1, Rd1n, Sd1n;output Q1, Q1n;reg Q1;assign Q1n = Q1;always (posedge Cp1) begincase (Sd1n, Rd1n)2'b01: Q1 <= 1;2'b10: Q1 <= 0;2

21、9;b00: Q1 <= 'bx;2'b11: Q1 <= D1;endcaseendendmodule/74HC74測試平臺代碼timescale 1ns / 1psmodule testbench_HC74;reg d1, cp1, rd1n, sd1n;wire q1, q1n;parameter clock = 10;HC74 test_HC74(d1, cp1, rd1n, sd1n, q1, q1n);initial begincp1 = 1;endalways #(clock/2) cp1 = cp1;initial beginsd1n, rd1n =

22、 2'b00; d1 = 0;#9;d1 = 1;#10;sd1n, rd1n = 2'b01;d1 = 0;#10;d1 = 1;#10;sd1n, rd1n = 2'b10;d1 = 0;#10;d1 = 1;#10;sd1n, rd1n = 2'b11;d1 = 0;#10;d1 = 1;#10;$finish;endendmodule/74HC112代碼module HC112(J, K , Cp, Sdn, Rdn, Q, Qn);input J, K, Cp, Sdn, Rdn;output Q, Qn;reg Q;assign Qn = Q;alw

23、ays (Sdn, Rdn) begincase (Sdn, Rdn)2'b01: Q <= 1;2'b10: Q <= 0;2'b00: Q <= 'bx;endcaseendalways (posedge Cp) beginif (Sdn, Rdn = 2'b11) begincase (J, K)2'b00: Q <= Q;2'b01: Q <= 0;2'b10: Q <= 1;2'b11: Q <= Q;endcaseendendendmodule/74HC112測試平臺代

24、碼timescale 1ns / 1psmodule testbench_HC112;reg j, k, cp, sdn, rdn;wire q, qn;parameter clock = 10;HC112 test_HC112(j, k, cp, sdn, rdn, q, qn);initial cp = 1;always #(clock/2) cp = cp;initial beginsdn, rdn = 2'b00; j, k = 2'b10;#9;j, k = 2'b01;#10;sdn, rdn = 2'b01;j, k = 2'b10;#10

25、;j, k = 2'b01;#10;sdn, rdn = 2'b10;j, k = 2'b10;#10;j, k = 2'b01;#10;sdn, rdn = 2'b11;j, k = 2'b00;#10;j, k = 2'b01;#10;j, k = 2'b10;#10;j, k = 2'b11;#10;$finish;endendmodule/74HC161代碼module HC161(D1, D2, D3, D4, CP, MRn, CEP, CET, PEn, Q1, Q2, Q3, Q4, TC);input D

26、1, D2, D3, D4, CP, MRn, CEP, CET, PEn;output Q1, Q2, Q3, Q4, TC;reg Q1, Q2, Q3, Q4, TC;always (MRn or CEP or CET or PEn or posedge CP) beginif (MRn = 0) TC, Q4, Q3, Q2, Q1 <= 0;else beginif (PEn = 1) beginif (CET = 0) beginQ4, Q3, Q2, Q1 <= Q4, Q3, Q2, Q1;TC <= 0;endelse beginif (CEP = 0) b

27、eginTC, Q4, Q3, Q2, Q1 <= TC, Q4, Q3, Q2, Q1;endelse beginTC, Q4, Q3, Q2, Q1 <= TC, Q4, Q3, Q2, Q1 + 1;endendendelse beginQ4, Q3, Q2, Q1 <= D4, D3, D2, D1;TC <= 0;endendendendmodule/74HC161測試平臺代碼timescale 1ns / 1psmodule testbench_HC161;reg d1, d2, d3, d4, cp, mrn, cep, cet, pen;wire q1,

28、 q2, q3, q4, tc;parameter clock = 10;HC161 test_HC161(d1, d2, d3, d4, cp, mrn, cep, cet, pen, q1, q2, q3, q4, tc);initial cp = 1;always #(clock/2) cp = cp;initial begind4, d3, d2, d1 = $random;/ 異步清零mrn = 0;#10;/同步清零mrn = 1;pen = 0;d4, d3, d2, d1 = 4'b0000;#10;/并行輸入repeat(4) begind4, d3, d2, d1

29、= $random;#10;end/計(jì)數(shù)d4, d3, d2, d1 = 4'b1100;pen = 1;cep = 1;cet = 1;repeat (5) #10;/進(jìn)位保持cep = 0;repeat (4) begind4, d3, d2, d1 = $random;#10;end/不進(jìn)位保持cet = 0;repeat (4) begind4, d3, d2, d1 = $random;#10;end$finish;endendmodule/74HC194代碼module HC194(MRn, S1, S0, Dsr, Dsl, CP, D0, D1, D2, D3, Q0,

30、 Q1, Q2, Q3);input MRn, S1, S0, Dsr, Dsl, CP, D0, D1, D2, D3;output Q0, Q1, Q2, Q3;reg Q0, Q1, Q2, Q3;always (MRn) beginif (MRn = 0) Q3, Q2, Q1, Q0 <= 0;endalways (posedge CP) beginif (MRn = 1) begincase (S1, S0)2'b11: Q3, Q2, Q1, Q0 <= D3, D2, D1, D0;2'b00: Q3, Q2, Q1, Q0 <= Q3, Q2

31、, Q1, Q0;2'b01: beginif (Dsr = 0) beginQ3, Q2, Q1, Q0 <= Q3, Q2, Q1, Q0 >> 1;Q3 <= 0;endelse if (Dsr = 1) beginQ3, Q2, Q1, Q0 <= Q3, Q2, Q1, Q0 >> 1;Q3 <= 1;endend2'b10: beginif (Dsl = 0) beginQ3, Q2, Q1, Q0 <= Q3, Q2, Q1, Q0 << 1;Q1 <= 0;endelse if (Dsl =

32、 1) beginQ3, Q2, Q1, Q0 <= Q3, Q2, Q1, Q0 << 1;Q1 <= 1;endendendcaseendendendmodule /74HC194測試平臺代碼timescale 1ns / 1psmodule testbench_HC194;reg mrn, s1, s0, dsr, dsl, cp, d0, d1, d2, d3;wire q0, q1, q2, q3;parameter clock = 10;HC194 test_HC194(mrn, s1, s0, dsr, dsl, cp, d0, d1, d2, d3, q

33、0, q1, q2, q3);initial cp = 1;always #(clock/2) cp = cp;initial begind3, d2, d1, d0 = $random;/異步清零mrn = 0;#10;/并行輸入mrn = 1;s1, s0 = 2'b11;#10;/保持s1, s0 = 2'b00;repeat (4) begind3, d2, d1, d0 = $random;#10;end/右移補(bǔ)0s1, s0, dsr, dsl = 4'b0101;repeat (4)#10;/右移補(bǔ)1s1, s0, dsr, dsl = 4'b01

34、11;repeat (4)#10;/左移補(bǔ)0s1, s0, dsr, dsl = 4'b1010;repeat (4)#10;/左移補(bǔ)1s1, s0, dsr, dsl = 4'b1001;repeat (4)#10;$finish;endendmodule2、第一次仿真結(jié)果（任選一個模塊，請注明）3、綜合結(jié)果4、第二次仿真結(jié)果（綜合后）輸出信號有延遲，延遲時間約為300ps.5、第三次仿真結(jié)果（布局布線后）輸出信號有延遲，延遲時間約為4700ps.4、基本門電路、組合電路和時序電路的程序燒錄及驗(yàn)證一、實(shí)驗(yàn)?zāi)康?、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。2、熟悉實(shí)驗(yàn)箱的使用和程

35、序下載（燒錄）及測試的方法。二、實(shí)驗(yàn)環(huán)境及儀器1、Libero仿真軟件。2、DIGILOGIC-2011數(shù)字邏輯及系統(tǒng)實(shí)驗(yàn)箱。3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4燒錄器。三、實(shí)驗(yàn)內(nèi)容1、新建一個工程文件，將前面已經(jīng)設(shè)計(jì)好的74HC00、74HC02、74HC04、74HC08、74HC32、74HC86實(shí)例文件導(dǎo)入，在SmartDesign窗口分別添加這6個模塊，完成相應(yīng)連線。按實(shí)驗(yàn)指導(dǎo)書P175的附錄B.3中所列引腳對應(yīng)表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實(shí)測相應(yīng)功能并記錄結(jié)果。詳細(xì)步驟請參考教材及實(shí)驗(yàn)指導(dǎo)書的

36、相關(guān)內(nèi)容。2、新建一個工程文件，將前面已經(jīng)設(shè)計(jì)好的74HC148、74HC138、74HC153、74HC85、74HC283實(shí)例文件導(dǎo)入，在SmartDesign窗口分別添加這5個模塊，完成相應(yīng)連線。按實(shí)驗(yàn)指導(dǎo)書P176的附錄B.4中所列引腳對應(yīng)表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實(shí)測相應(yīng)功能并記錄結(jié)果。詳細(xì)步驟請參考教材及實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容。3、新建一個工程文件，將前面已經(jīng)設(shè)計(jì)好的74HC4511實(shí)例文件導(dǎo)入，在SmartDesign窗口添加這1個模塊，完成相應(yīng)連線。按實(shí)驗(yàn)指導(dǎo)書P173的附錄B.2中所列引腳對應(yīng)表來分配引腳，最后通過燒錄器燒錄至FPGA

37、核心板上。按分配的引腳連線，實(shí)測相應(yīng)功能并記錄結(jié)果。詳細(xì)步驟請參考教材及實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容。4、新建一個工程文件，將前面已經(jīng)設(shè)計(jì)好的74HC74、74HC112、74HC194、74HC161實(shí)例文件導(dǎo)入，在SmartDesign窗口分別添加這4個模塊，完成相應(yīng)連線。按實(shí)驗(yàn)指導(dǎo)書P178的附錄B.5中所列引腳對應(yīng)表來分配引腳，最后通過燒錄器燒錄至FPGA核心板上。按分配的引腳連線，實(shí)測相應(yīng)功能并記錄結(jié)果。詳細(xì)步驟請參考教材及實(shí)驗(yàn)指導(dǎo)書的相關(guān)內(nèi)容。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理表4-1 74HC00輸入輸出狀態(tài)輸入端輸出端YABLED邏輯狀態(tài)00011011表4-2 74HC02輸入輸出狀態(tài)輸入端輸出

38、端YABLED邏輯狀態(tài)00011011表4-3 74HC04輸入輸出狀態(tài)輸入端輸出端YALED邏輯狀態(tài)01表4-4 74HC08輸入輸出狀態(tài)輸入端輸出端YABLED邏輯狀態(tài)00011011表4-5 74HC32輸入輸出狀態(tài)輸入端輸出端YABLED邏輯狀態(tài)00011011表4-6 74HC86輸入輸出狀態(tài)輸入端輸出端YABLED邏輯狀態(tài)00011011表4-7 74LS148輸入輸出狀態(tài)控制十進(jìn)制數(shù)字信號輸入二進(jìn)制數(shù)碼輸出狀態(tài)輸出I0I1I2I3I4I5I6I7A2A1A0GSEO1XXXXXXXX0111111110XXXXXXX00XXXXXX010XXXXX0110XXXX01110XXX

39、011110XX0111110X0111111001111111注：X為任意狀態(tài)表4-8 74HC138輸入輸出狀態(tài)使能輸入數(shù)據(jù)輸入譯碼輸出E3A2A1A01XXXXXX1XXXXXX0XXX001000001001001010001011001100001101001110001111注：X為任意狀態(tài)表4-9 74HC153輸入輸出狀態(tài)選擇輸入數(shù)據(jù)輸入輸出使能輸入輸出S1S01I01I11I21I31YXXXXXX1000XXX0001XXX010X0XX010X1XX001XX0X001XX1X011XXX0011XXX10注：X為任意狀態(tài)表4-10 74HC85輸入輸出狀態(tài)比較輸入級聯(lián)輸

40、入輸出A3A2A1A0B3B2B0B1IA>BIA=BIA<BA>BA=BA<B1XXX0XXXXXX0XXX1XXXXXX11XX10XXXXX00XX01XXXXX101X100XXXX000X001XXXX11011100XXX00100011XXX1101110100001000100001110111011000000000010111111111001注：X為任意狀態(tài)表4-11 74HC283輸入輸出狀態(tài)進(jìn)位輸入4位加數(shù)輸入4位被加數(shù)輸入輸出加法結(jié)果和進(jìn)位CinA4A3A2A1B4B3B2B1CoutS4S3S2S1000000110111111111001

41、110010101000110101010111110000111010011001表4-12 74HC4511輸入輸出狀態(tài)使能輸入數(shù)據(jù)輸入譯碼輸出LEDCBAabcdefg0XXXXXX10XXXXX1100000110000111000101100011110010011001011100110110011111010001101001110101011010111101100110110111011101101111注：X為任意狀態(tài)表4-13 74HC74輸入輸出狀態(tài)輸入輸出置位輸入復(fù)位輸入CPD1Q01XX10XX11011100XX注：X為任意狀態(tài)表4-14 74HC112輸入輸出狀態(tài)輸入輸出置位輸入復(fù)位輸入11J1K1Q01XXX10XXX11111101111000XXX注：X為任意狀態(tài)表4-15 74HC19