低功耗觸發(fā)器比較分析及計(jì)算機(jī)模擬別業(yè)論文開題報(bào)告

1、畢業(yè)設(shè)計(jì)（論文）開題報(bào)告（含文獻(xiàn)綜述、外文翻譯）題 目 低功耗觸發(fā)器比較分析及計(jì)算機(jī)模擬 姓 名 學(xué) 號(hào) 專業(yè)班級(jí) 所在學(xué)院 指導(dǎo)教師（職稱） 二 年 月 日36畢業(yè)設(shè)計(jì)（論文）開 題 報(bào) 告（包括選題的意義、可行性分析、研究的內(nèi)容、研究方法、擬解決的關(guān)鍵問題、預(yù)期結(jié)果、研究進(jìn)度計(jì)劃等）開題報(bào)告1. 選題的背景和意義在集成電路技術(shù)的發(fā)展過程中，如何減少集成電路的功耗一直是提高集成電路芯片的集成度和集成電路工作效率的關(guān)鍵問題。從而，低功耗觸發(fā)器的比較分析作為集成電路低功耗研究的一部分，也一直是國(guó)內(nèi)外學(xué)者研究的一個(gè)熱點(diǎn)問題。同時(shí)，低功耗觸發(fā)器比較分析及計(jì)算機(jī)模擬要涉及電子信息工程專業(yè)的許多課程，包

2、括模擬電路、數(shù)字電路等，在分析研究過程中需要應(yīng)用許多所學(xué)的專業(yè)知識(shí)。因此,選擇低功耗觸發(fā)器比較分析及計(jì)算機(jī)模擬作為此次畢業(yè)設(shè)計(jì)的課題具有現(xiàn)實(shí)的意義。1.1 選題的背景50年前，當(dāng)Jack Kilby展示那個(gè)小小的只有幾個(gè)晶體管、二極管、電容、電阻組成的完整電路時(shí)，沒人能預(yù)料到如今它已在我們的生活中無處不在。毫無疑問，這個(gè)發(fā)明改變了我們的生活同時(shí)也開創(chuàng)了一個(gè)新的集成電路時(shí)代?，F(xiàn)如今，隨著集成電路技術(shù)的飛速發(fā)展，集成電路芯片的規(guī)模日益擴(kuò)大，電路的集成度也在提高。然而，集成度和工作頻率的大幅增加使得集成電路功能更加強(qiáng)大，應(yīng)用更加廣泛的同時(shí)也使得電路系統(tǒng)的功率大幅增加。這使得尋求降低芯片功率損耗的低功

3、耗設(shè)計(jì)技術(shù)成為當(dāng)今集成電路設(shè)計(jì)的一個(gè)熱點(diǎn)1。觸發(fā)器（Flip-Flop）是一種可以存儲(chǔ)電路狀態(tài)的電子元件，廣泛應(yīng)用于計(jì)數(shù)器、運(yùn)算器、存儲(chǔ)器等電子部件。在CMOS集成電路的時(shí)序邏輯電路中，觸發(fā)器是電路實(shí)現(xiàn)邏輯功能必不可少的一個(gè)環(huán)節(jié)，同時(shí)也是降低整個(gè)CMOS集成電路功耗的突破口2。所以，觸發(fā)器的低功耗設(shè)計(jì)一直是國(guó)內(nèi)外專家學(xué)者研究的熱點(diǎn)課題，各式各樣的低功耗觸發(fā)器被設(shè)計(jì)出來并在各個(gè)領(lǐng)域得到實(shí)際應(yīng)用。1.2 國(guó)內(nèi)外研究現(xiàn)狀先前幾年國(guó)內(nèi)外在低功耗觸發(fā)器的研究中，大部分方案通過控制時(shí)鐘信號(hào)來減少觸發(fā)器的動(dòng)態(tài)功耗。但最近一些年，隨著集成電路技術(shù)的提高，電路的漏電流越來越大，直接造成了漏電流功耗迅速增大3。因

4、此，越來越多的專家學(xué)者將目光投向了靜態(tài)功耗的研究，從而產(chǎn)生了一些設(shè)計(jì)通過優(yōu)化觸發(fā)器的設(shè)計(jì)來減少漏電流，從而減少觸發(fā)器的靜態(tài)功耗。在近年來出現(xiàn)的眾多低功耗觸發(fā)器中，雙門控觸發(fā)器3是一種通過門控時(shí)鐘技術(shù)將電路無計(jì)算任務(wù)部分的時(shí)鐘停下，減少無用功耗的觸發(fā)器。它就是一個(gè)典型的通過控制時(shí)鐘信號(hào)來減少觸發(fā)器功耗的設(shè)計(jì)方案。但是這個(gè)類型的設(shè)計(jì)的缺點(diǎn)是時(shí)鐘信號(hào)產(chǎn)生電路復(fù)雜，增加額外功耗 4。而在文獻(xiàn)5中，Kang SM等人在設(shè)計(jì)低擺幅時(shí)鐘雙邊沿觸發(fā)器4的過程中多次強(qiáng)調(diào)了優(yōu)化觸發(fā)器的邏輯結(jié)構(gòu)從而減少電路漏電流和時(shí)鐘誤差等對(duì)于減少觸發(fā)器功耗的重要性。這個(gè)低擺幅時(shí)鐘雙邊沿觸發(fā)器4與傳統(tǒng)的設(shè)計(jì)相比，無論是在功耗，還是

5、在能量的利用效率上，都有很大的改進(jìn)，但它在工作速度上仍有改進(jìn)的空間。1.3 發(fā)展趨勢(shì)在迅猛發(fā)展的集成電路技術(shù)的推動(dòng)下，低功耗觸發(fā)器也一直處在高速發(fā)展的階段。從而，低功耗觸發(fā)器的發(fā)展趨勢(shì)是和集成電路技術(shù)的發(fā)展趨勢(shì)保持一致的，即朝著更高的速度和性能方向發(fā)展。推動(dòng)低功耗觸發(fā)器發(fā)展的主要?jiǎng)恿κ侨藗儗?duì)更強(qiáng)大的性能、更高的工作效率以及更小的封裝體積的追求。通過對(duì)一些國(guó)內(nèi)外文獻(xiàn)的參閱學(xué)習(xí)后發(fā)現(xiàn)：在設(shè)計(jì)思路上，低功耗觸發(fā)器的設(shè)計(jì)正在向著多元化的方向發(fā)展。其他相關(guān)領(lǐng)域的技術(shù)和理念也被設(shè)計(jì)者們嘗試著融入到觸發(fā)器的設(shè)計(jì)中去；在觸發(fā)器性能的實(shí)現(xiàn)上，低功耗觸發(fā)器的設(shè)計(jì)正在向著高速化的方向發(fā)展。設(shè)計(jì)者們?cè)诒ＷC實(shí)現(xiàn)低功耗設(shè)

6、計(jì)要求的前提下，都把提高電路速度作為一個(gè)重要目標(biāo)。2研究的基本內(nèi)容在本次對(duì)于課題“低功耗觸發(fā)器比較分析及計(jì)算機(jī)模擬”的研究工程中，需要完成的基本內(nèi)容是掌握CMOS電路的工作特點(diǎn)；對(duì)CMOS雙邊沿觸發(fā)器進(jìn)行綜述;熟悉使用HSPICE進(jìn)行電路模擬與分析的方法;對(duì)若干CMOS雙邊沿觸發(fā)器的功耗、速度等作仿真比較。2.1 基本框架在對(duì)國(guó)內(nèi)外的一些優(yōu)秀文獻(xiàn)的參閱學(xué)習(xí)后，對(duì)于本次課題研究的基本框架已經(jīng)有了一些計(jì)劃。本次課題研究工作擬分成如下幾部分來完成：（1）了解傳統(tǒng)CMOS雙邊沿觸發(fā)器的基本知識(shí)，對(duì)傳統(tǒng)CMOS雙邊沿觸發(fā)器進(jìn)行綜述并舉例分析。（2）選定1-2個(gè)有代表性的新型低功耗CMOS雙邊沿觸發(fā)器的設(shè)

7、計(jì)，并對(duì)他們進(jìn)行詳盡的介紹和電路模擬和分析。（3）將舉例列出的各個(gè)低功耗觸發(fā)器的模擬數(shù)據(jù)從功耗、速度等方面進(jìn)行對(duì)比分析。并且根據(jù)對(duì)比結(jié)果闡述他們的優(yōu)缺點(diǎn)。（4）總結(jié)之前的分析，并通過之前的分析對(duì)低功耗觸發(fā)器的設(shè)計(jì)提出自己的見解。2.2 研究的重點(diǎn)和難點(diǎn)在此次對(duì)于“低功耗觸發(fā)器比較分析及計(jì)算機(jī)模擬”課題的研究的過程中，掌握使用HSPICE對(duì)各種低功耗觸發(fā)器進(jìn)行電路模擬與分析是重點(diǎn)。這是因?yàn)閷?duì)各種低功耗觸發(fā)器的比較分析是本次課題研究的核心內(nèi)容。然而，是否能夠正確的使用HSPICE是能否正確的完成電路模擬和分析的基礎(chǔ)。然后，如何正確合理的對(duì)不同CMOS雙邊沿觸發(fā)器的功耗、速度等作仿真比較，并做出正確

8、合理的分析與總結(jié)則是本次課題研究的難點(diǎn)。這是因?yàn)椴煌牡凸挠|發(fā)器設(shè)計(jì)有著不同的電路結(jié)構(gòu)和設(shè)計(jì)原理。要對(duì)這些低功耗觸發(fā)器在功耗、速度等方面進(jìn)行比較和優(yōu)缺點(diǎn)解析需要在熟練掌握HSPICE使用方法的基礎(chǔ)上對(duì)CMOS電路原理、CMOS雙邊沿觸發(fā)器原理等知識(shí)有一定的理解。2.3 擬解決的關(guān)鍵問題對(duì)于一次成功的課題研究，全面的分析和獨(dú)到的見解是必不可少的關(guān)鍵部分。本次課題研究也不會(huì)例外。所以，在本次課題研究的基本內(nèi)容中，如何在經(jīng)過對(duì)若干個(gè)CMOS雙邊沿觸發(fā)器的功耗、速度等作仿真比較之后總結(jié)出它們各自的優(yōu)缺點(diǎn)并在這個(gè)基礎(chǔ)上形成自己的獨(dú)到見解是需要解決的關(guān)鍵問題。3研究的方法及措施通過對(duì)本次研究課題的基本內(nèi)

9、容和要求的初步理解，確定了本次課題的研究方法為通過HSPICE對(duì)選定的CMOS雙邊沿觸發(fā)器的功耗、速度等作仿真比較。由此，HSPICE作為本次課題研究過程中最重要的研究工具將在本次課題研究中起到至關(guān)重要的作用。HSPICE 是Meta-Software 公司為集成電路設(shè)計(jì)中的穩(wěn)態(tài)分析，瞬態(tài)分析和頻域分析等電路性能的模擬分析而開發(fā)的一個(gè)商業(yè)化通用電路模擬程序。它可與許多主要的EDA設(shè)計(jì)工具，諸如Cadence，Workview等兼容，能提供許多重要的針對(duì)集成電路性能的電路仿真和設(shè)計(jì)結(jié)果。采用HSPICE 軟件可以在直流到高于100MHz 的微波頻率范圍內(nèi)對(duì)電路作精確的仿真、分析和優(yōu)化。在實(shí)際應(yīng)用

10、中， HSPICE能提供關(guān)鍵性的電路模擬和設(shè)計(jì)方案6。同時(shí)，基于之前所述的研究方法，本次課題研究的措施為通過HSPICE軟件對(duì)選定的幾種CMOS低功耗雙邊沿觸發(fā)器的功耗、速度等作仿真比較。然后，對(duì)仿真比較結(jié)果進(jìn)行總結(jié)從而形成自己的觀點(diǎn)。4預(yù)期研究成果通過對(duì)CMOS電路和CMOS雙邊沿觸發(fā)器的了解學(xué)習(xí)，完成一份對(duì)CMOS電路工作特性和CMOS雙邊沿觸發(fā)器的綜述;在熟悉掌握使用HSPICE進(jìn)行電路模擬與分析的方法后對(duì)2-3個(gè)CMOS雙邊沿觸發(fā)器的功耗、速度等作仿真比較；完成對(duì)近些年出現(xiàn)的CMOS低功耗觸發(fā)器的優(yōu)缺點(diǎn)歸納，并總結(jié)出自己的觀點(diǎn)。然后，將這些研究成果在論文中完整的體現(xiàn)出來。5研究工作進(jìn)度

11、計(jì)劃在充分考慮了各個(gè)階段研究?jī)?nèi)容的相互關(guān)系和難易程度，同時(shí)結(jié)合指導(dǎo)教師對(duì)于本課題在任務(wù)書和進(jìn)度表中規(guī)定的時(shí)間安排之后。本次課題研究的工作進(jìn)度安排如下： 第七學(xué)期：（1）第6-9周，查閱文獻(xiàn)。（2）第10-12周，外文翻譯以及文件綜述的撰寫。（3）第12-14周，開題報(bào)告的撰寫及其答辯修改。第八學(xué)期：（1）第1-3周，對(duì)近年來出現(xiàn)的低功耗沿觸發(fā)器進(jìn)行收集、了解、篩選后選定2-3個(gè)比較典型的低功耗觸發(fā)器用于之后的分析比較。（2）第3-5周，熟悉掌握HSPICE軟件的使用，然后通過HSPICE軟件對(duì)選定的觸發(fā)器的功耗、速度等作仿真比較.并記錄結(jié)果。（3）第6-9周，對(duì)仿真比較的結(jié)果進(jìn)行分析，并總結(jié)出

12、一些獨(dú)到的見解。（4）第10-12周，撰寫畢業(yè)設(shè)計(jì)論文。（5）第13-14周，論文的答辯與修改。6其他需要說明的問題畢業(yè)設(shè)計(jì)（論文）文 獻(xiàn) 綜 述（包括國(guó)內(nèi)外現(xiàn)狀、研究方向、進(jìn)展情況、存在問題、參考依據(jù)等）文獻(xiàn)綜述低功耗觸發(fā)器比較分析及計(jì)算機(jī)模擬1. 國(guó)內(nèi)外研究現(xiàn)狀50年前，當(dāng)Jack Kilby展示那個(gè)小小的只有幾個(gè)晶體管、二極管、電容、電阻組成的完整電路時(shí)，沒人能預(yù)料到如今它已在我們的生活中無處不在。毫無疑問，這個(gè)發(fā)明改變了我們的生活同時(shí)也開創(chuàng)了一個(gè)新的集成電路時(shí)代?，F(xiàn)如今，隨著集成電路技術(shù)的飛速發(fā)展，集成電路芯片的規(guī)模日益擴(kuò)大，電路的集成度也在提高。然而，集成度和工作頻率的大幅增加使得集

13、成電路功能更加強(qiáng)大，應(yīng)用更加廣泛的同時(shí)也使得電路系統(tǒng)的功率大幅增加。這使得尋求降低芯片功率損耗的低功耗設(shè)計(jì)技術(shù)成為當(dāng)今集成電路設(shè)計(jì)的一個(gè)熱點(diǎn)7。在大規(guī)模集成電路設(shè)計(jì)中，由觸發(fā)器和時(shí)鐘網(wǎng)絡(luò)組成的時(shí)鐘系統(tǒng)，是影響電路功耗的最重要因素之一。這是因?yàn)闀r(shí)鐘是唯一在所有時(shí)間都充放電的信號(hào)。時(shí)鐘信號(hào)通常要驅(qū)動(dòng)大的時(shí)鐘樹。由于時(shí)鐘樹的大量分布，而時(shí)鐘又是不斷跳變的，且很多情況下會(huì)引起不必要的門的翻轉(zhuǎn)，因此導(dǎo)致其所消耗的功耗過大，一般情況下占整個(gè)芯片功耗的308。所以,隨著大規(guī)模集成電路技術(shù)的不斷進(jìn)步，數(shù)字系統(tǒng)的運(yùn)行速度和功耗要求也在不斷提高。從而，對(duì)觸發(fā)器性能參數(shù)的要求也更為苛刻要求觸發(fā)器應(yīng)該具有低功耗、短延

14、時(shí)、較少的晶體管數(shù)目，較大的噪聲容限比和較強(qiáng)的抗干擾性等特征9。在這些要求中，對(duì)延時(shí)和功耗的要求尤為重要。所以，高性能低功耗的觸發(fā)器的設(shè)計(jì)就成為了國(guó)內(nèi)外專家學(xué)者研究的熱點(diǎn)課題。先前，國(guó)內(nèi)外在低功耗觸發(fā)器的研究中，大部分方案通過控制時(shí)鐘信號(hào)來減少觸發(fā)器的動(dòng)態(tài)功耗。但是這個(gè)類型的設(shè)計(jì)的往往時(shí)鐘信號(hào)產(chǎn)生電路都比較復(fù)雜，增加額外功耗。現(xiàn)如今，一些設(shè)計(jì)開始通過優(yōu)化觸發(fā)器的設(shè)計(jì)來減少漏電流從而減少觸發(fā)器功耗。隨著集成電路技術(shù)的提高，電路的漏電流越來越大，直接造成了漏電流功耗迅速增大10。因此，越來越多的專家學(xué)者將目光投向了靜態(tài)功耗的研究，從而產(chǎn)生了一些設(shè)計(jì)通過優(yōu)化觸發(fā)器的設(shè)計(jì)來減少漏電流，從而減少觸發(fā)器的

15、靜態(tài)功耗。總的來說，在迅猛發(fā)展的集成電路技術(shù)的推動(dòng)下，低功耗觸發(fā)器的研究也一直處在高速發(fā)展的階段。同時(shí)，低功耗觸發(fā)器技術(shù)的發(fā)展趨勢(shì)是和集成電路技術(shù)的發(fā)展趨勢(shì)保持一致的，即朝著更高的速度和性能方向發(fā)展。推動(dòng)低功耗觸發(fā)器發(fā)展的主要?jiǎng)恿κ侨藗儗?duì)更強(qiáng)大的性能、更高的工作效率以及更小的封裝體積的追求。在設(shè)計(jì)思路上，低功耗觸發(fā)器的研究設(shè)計(jì)正在向著多元化的方向發(fā)展。其他相關(guān)領(lǐng)域的技術(shù)和理念也被設(shè)計(jì)者們嘗試著融入到觸發(fā)器的設(shè)計(jì)中去；在觸發(fā)器性能的實(shí)現(xiàn)上，低功耗觸發(fā)器的設(shè)計(jì)正在向著高速化的方向發(fā)展。專家學(xué)者們?cè)诒ＷC實(shí)現(xiàn)低功耗設(shè)計(jì)要求的前提下，都把提高電路速度作為一個(gè)重要目標(biāo)。2研究方向觸發(fā)器的功耗由三部分組成：

16、短路電流功耗，開關(guān)過程功耗，靜態(tài)功耗。電壓越低時(shí)，短路功耗的消耗就越少；電壓越高，漏電流功耗越少。但是隨著電壓的增高，短路功耗的增加的程度比漏電流功耗減少的程度要大；對(duì)于開關(guān)功耗，當(dāng)轉(zhuǎn)換頻率一定時(shí)，電壓越高，消耗的功耗越高 6?；谏鲜龈拍?，現(xiàn)在對(duì)于低功耗觸發(fā)器的研究設(shè)計(jì)主要分為兩個(gè)方向：一種是通過控制時(shí)鐘信號(hào)來減少觸發(fā)器的動(dòng)態(tài)功耗，達(dá)到低功耗設(shè)計(jì)的目的。持這種設(shè)計(jì)理念的專家學(xué)者們認(rèn)為，CMOS集成電路的功耗的主要來源是芯片內(nèi)各節(jié)點(diǎn)電位跳變過程中的動(dòng)態(tài)功耗11。因此這些專家學(xué)者將降低CMOS集成電路的動(dòng)態(tài)功耗作為他們進(jìn)行低功耗設(shè)計(jì)的主要方向。而降低動(dòng)態(tài)功耗又從兩方面考慮：一是應(yīng)盡量抑制芯片內(nèi)各

17、節(jié)點(diǎn)的對(duì)實(shí)現(xiàn)邏輯功能不起作用的開關(guān)跳變活動(dòng)，阻斷其向電路內(nèi)部滲透，從而抑制其相應(yīng)的動(dòng)態(tài)功耗，達(dá)到低功耗設(shè)計(jì)的目的，這就是低功耗設(shè)計(jì)中的冗余抑制技術(shù)；二是應(yīng)盡量提高各次開關(guān)跳變活動(dòng)的利用率，使每次跳變，甚至每次跳變的前后沿都能為實(shí)現(xiàn)芯片的邏輯功能服務(wù)。從而使完成相同邏輯功能所需的開關(guān)跳變次數(shù)減少，以達(dá)到減少開關(guān)活動(dòng)量，降低功耗的目的。然而，在時(shí)序邏輯系統(tǒng)中，邏輯功能的實(shí)現(xiàn)是依靠時(shí)鐘脈沖(CP)觸發(fā)觸發(fā)器的翻轉(zhuǎn)來實(shí)現(xiàn)的，時(shí)序系統(tǒng)中的時(shí)鐘脈沖是唯一一直在跳變的信號(hào)，是系統(tǒng)動(dòng)態(tài)功耗的主要來源12。所以，這些專家學(xué)者們認(rèn)為通過控制時(shí)鐘信號(hào)來減少觸發(fā)器的動(dòng)態(tài)功耗，能很好的達(dá)到低功耗設(shè)計(jì)的目的。而另一種設(shè)計(jì)

18、理念則是通過優(yōu)化觸發(fā)器的設(shè)計(jì)來減少漏電流，從而減少觸發(fā)器的靜態(tài)功耗。持這種設(shè)計(jì)理念的專家學(xué)者們認(rèn)為，在CMOS工藝達(dá)到深亞微米以前，動(dòng)態(tài)功耗一直是CMOS集成電路的主要功耗，它主要起因于電路對(duì)節(jié)點(diǎn)電容的充放電，而漏電流功耗很小，可以忽略。隨著CMOS電路集成技術(shù)的提高，目前的超大規(guī)模集成電路已進(jìn)入深亞微米階段，器件特征尺寸的降低，必然會(huì)帶來MOS管閾值電壓的降低，使得電路的漏電流越來越大，并且電路的漏電流將隨著特征尺寸的減小呈指數(shù)形式上升，直接造成了漏電流功耗迅速增大，而動(dòng)態(tài)功耗相對(duì)變得較小13。因此，由漏電流閾值技術(shù)等控制觸發(fā)器電路的漏電流可以達(dá)到低功耗設(shè)計(jì)的目的。當(dāng)然，將兩種設(shè)計(jì)理念有機(jī)結(jié)

19、合在一起，設(shè)計(jì)出將減少動(dòng)態(tài)功耗與減少靜態(tài)功耗有機(jī)結(jié)合的新型低功耗觸發(fā)器，也是眾多專家學(xué)者研究的一個(gè)方向。這種理念下設(shè)計(jì)出的觸發(fā)器往往具有良好的綜合性能。3進(jìn)展情況在近年來出現(xiàn)的眾多低功耗觸發(fā)器中，雙門控觸發(fā)器3是一種通過門控時(shí)鐘技術(shù)將電路無計(jì)算任務(wù)部分的時(shí)鐘停下，減少無用功耗的觸發(fā)器。它就是一個(gè)典型的通過控制時(shí)鐘信號(hào)來減少觸發(fā)器功耗的設(shè)計(jì)方案。但是這個(gè)類型的設(shè)計(jì)的缺點(diǎn)是時(shí)鐘信號(hào)產(chǎn)生電路復(fù)雜，增加額外功耗 14。同時(shí)，基于傳輸門的雙邊沿觸發(fā)器2也是在這個(gè)設(shè)計(jì)理念下研究出來的新型低功耗觸發(fā)器。這個(gè)觸發(fā)器在邏輯功能上一個(gè)雙邊沿觸發(fā)器相當(dāng)于二個(gè)單邊沿觸，而結(jié)構(gòu)上這個(gè)雙邊沿觸發(fā)器與傳統(tǒng)的雙邊沿觸發(fā)器相比

20、電路更為簡(jiǎn)單，節(jié)省MOS管近一半，功耗降低更為顯著。但是這個(gè)觸發(fā)器的缺點(diǎn)是傳輸門的延遲時(shí)間較大，導(dǎo)致賦值時(shí)間減少，從而影響了觸發(fā)器的性能。而在文獻(xiàn)5中,Kang SM等人在設(shè)計(jì)低擺幅時(shí)鐘雙邊沿觸發(fā)器5的過程中多次強(qiáng)調(diào)了優(yōu)化觸發(fā)器的邏輯結(jié)構(gòu)從而減少電路漏電流和時(shí)鐘誤差等對(duì)于減少觸發(fā)器功耗的重要性。這個(gè)低擺幅時(shí)鐘雙邊沿觸發(fā)器5與傳統(tǒng)的設(shè)計(jì)相比，無論是在功耗，還是在能量的利用效率上，都有很大的改進(jìn)，但它在工作速度上仍有改進(jìn)的空間。同時(shí)，基于多閾值技術(shù)的CMOS低功耗可預(yù)置邊沿觸發(fā)器設(shè)計(jì)7也是一個(gè)基于消除靜態(tài)功耗來達(dá)到低功耗設(shè)計(jì)必將成功的例子。該觸發(fā)器相比于已有文獻(xiàn)提出的可預(yù)置主從型觸發(fā)器相比，可節(jié)省

21、近l5%的功耗15。當(dāng)然，將減少動(dòng)態(tài)功耗與減少靜態(tài)功耗有機(jī)結(jié)合從而達(dá)到降低功耗的目的的設(shè)計(jì)也是專家學(xué)生研究的一個(gè)方向。高性能半靜態(tài)雙邊沿D觸發(fā)器8 就是一個(gè)在分析了現(xiàn)有靜態(tài)結(jié)構(gòu)雙邊沿觸發(fā)器和動(dòng)態(tài)結(jié)構(gòu)雙邊沿觸發(fā)器優(yōu)缺點(diǎn)的基礎(chǔ)上設(shè)計(jì)出來的低功耗觸發(fā)器。這個(gè)設(shè)計(jì)在功耗、速度、延遲以及減少M(fèi)OS晶體管使用數(shù)目等方面都具有明顯的優(yōu)勢(shì)，具有良好的綜合性能。4存在問題在查閱的近些年國(guó)內(nèi)外文獻(xiàn)中出現(xiàn)的新型低功耗觸發(fā)器雖然在降低功耗方面都有著十分良好的效果。但是，這些低功耗觸發(fā)器卻普遍在除功耗外的其他觸發(fā)器性能指標(biāo)上存在著一些不足。這也為各位專家學(xué)者的研究設(shè)計(jì)留下了一些缺憾。 例如：基于傳輸門的雙邊沿觸發(fā)器2

22、這個(gè)觸發(fā)器這個(gè)雙邊沿觸發(fā)器與傳統(tǒng)的雙邊沿觸發(fā)器相比電路更為簡(jiǎn)單，節(jié)省了MOS管，功耗降低更為顯著。但是這個(gè)觸發(fā)器的缺點(diǎn)是傳輸門的延遲時(shí)間較大，導(dǎo)致賦值時(shí)間減少，從而影響了觸發(fā)器的性能。除此之外，基于多閾值技術(shù)的CMOS低功耗可預(yù)置邊沿觸發(fā)器設(shè)計(jì)7 雖然在相同的參數(shù)條件和輸入信號(hào)下與已有文獻(xiàn)提出同類觸發(fā)器相比，節(jié)省近15%的功耗，有效抑制了電路的漏電流，實(shí)現(xiàn)了低功耗設(shè)計(jì)的要求。但是多閾值電路設(shè)計(jì)增加了觸發(fā)器制造工藝的步驟，增加了觸發(fā)器的制造成本16。綜上說書，如何在完成CMOS觸發(fā)器低功耗設(shè)計(jì)的同時(shí)，保證觸發(fā)器的速度、工作頻率等其他觸發(fā)器的性能指標(biāo)是目前低功耗觸發(fā)器設(shè)計(jì)領(lǐng)域存在的一個(gè)問題。同時(shí)，

23、這也是本次低功耗觸發(fā)器比較分析及計(jì)算機(jī)模擬課題研究所要努力探討的一個(gè)問題。 參考文獻(xiàn)參考文獻(xiàn)（含開題報(bào)告和文獻(xiàn)綜述）1 劉瑩，方振賢和TTL型雙邊沿觸發(fā)器J電子科學(xué)學(xué)刊，1997，19(3)：83-862 王秋云基于雙邊沿觸發(fā)的低功耗觸發(fā)器邏輯設(shè)計(jì)D吉安：井岡山師范學(xué)院，20033 劉歡，王健 一種新型低功耗觸發(fā)器的設(shè)計(jì)J沈陽(yáng)化工學(xué)院學(xué)報(bào)，2007，21(3)：218-2204 蔡艷慧，方贅，鐘傳杰新型低功耗單/雙邊沿觸發(fā)器的比較分析J微電子學(xué)，2010，12(6)：836-8385 Kim C，Kang SMA low-swing clock double-edge triggered fl

24、ip-flopJIEEE Journal of Solid-State Circuits，2002，37(5)：648-6526 張璇，張民選，李少青觸發(fā)器的性能和功耗的分析與比較J現(xiàn)代電子技術(shù)，2008，1(20)：10-147 沈繼忠，張華軍，張慧熙基于多閾值技術(shù)的CMOS低功耗可預(yù)置邊沿觸發(fā)器設(shè)計(jì)J浙江大學(xué)學(xué)報(bào)(理學(xué)版)，2006，33(6)：646-6498 王倫耀，夏銀水，葉錫恩高性能半靜態(tài)雙邊D觸發(fā)器J電子與信息學(xué)報(bào)，2008，28(11)：2186-21909 單長(zhǎng)虹低功耗雙邊沿觸發(fā)計(jì)數(shù)器的設(shè)計(jì)J計(jì)算機(jī)工程與應(yīng)用，2004,13(18):18-2210 吳訓(xùn)威，韋健，M.Pedr

25、am低功耗雙邊沿觸發(fā)器的邏輯設(shè)計(jì)J電子學(xué)報(bào)，1999，27(5)：129-13111 Zhao P，McNeely J，Golconda P，Bayoumi M A，et alLow power clock branch sharing double-edge triggered flip-flopJIEEE TransOn VLSI Systems，2008，15(3)：338-34512 Kawaguchi H，Sakurai TA reduced clock-swing flip-flop(RCSFF) fo 63% power reductionJIEEE Journal of Sol

26、id-State Circuits，1998，33(5)：807-81113 Wu X，Wei JCMOS edge-triggered flip-flop using one latchJElectronics Letters，1998，34(16)：1581-158214 杭國(guó)強(qiáng)低功耗三值雙邊沿觸發(fā)器設(shè)計(jì)J電路與系統(tǒng)學(xué)報(bào)，2007,4（12）：15-1915 吳訓(xùn)威，韋健，汪鵬君時(shí)鐘信號(hào)競(jìng)爭(zhēng)型三值CMOS邊沿觸發(fā)器J電子學(xué)報(bào)，2000，28(9)：126-12716 莫凡，章倩苓一種單鎖存器CMOS靜態(tài)D觸發(fā)器的設(shè)計(jì)J半導(dǎo)體學(xué)報(bào)，2009(12)：57-61 畢業(yè)設(shè)計(jì)（論文）譯文及原稿譯文

27、題目 時(shí)鐘低擺幅雙邊沿觸發(fā)器 原稿題目 A Low-Swing Clock Double-Edge Triggered Flip-Flop 原稿出處 Kim C, Kang SM IEEE Journal of Solid-State Circuits, 2002 外文翻譯時(shí)鐘低擺幅雙邊沿觸發(fā)器摘要：時(shí)鐘低擺幅雙邊沿觸發(fā)器（LSDF）相比傳統(tǒng)的觸發(fā)器能夠避免不必要的內(nèi)部節(jié)點(diǎn)過渡以降低功耗。此外，LSDFF使用雙邊沿觸發(fā)操作形成一個(gè)低擺的時(shí)鐘，使得功耗在時(shí)鐘模塊被降低。為了防止LSDFZ應(yīng)用于低擺幅時(shí)鐘過程中的性能下降，主頻晶體管采用了沒有明顯漏電流問題的低臨限電壓晶體管。本文推薦的觸發(fā)器相較與

28、傳統(tǒng)觸發(fā)器在觸發(fā)器操作環(huán)節(jié)將減少28.6%-49.6%的功耗，同時(shí)在時(shí)鐘模塊減少78%的功耗。I.引言：在許多超大規(guī)模集成電路芯片中，時(shí)鐘系統(tǒng)（包括時(shí)鐘分配網(wǎng)絡(luò)和觸發(fā)器）的功耗，往往占了芯片總功耗的相當(dāng)大部分13。這是因?yàn)闀r(shí)鐘節(jié)點(diǎn)的活動(dòng)性是關(guān)聯(lián)的，這使得時(shí)鐘樹綜合的通路長(zhǎng)度顯著增加。由此，觸發(fā)器的設(shè)計(jì)趨勢(shì)就是向多通道發(fā)展，然而這也就增加了芯片上的觸發(fā)器數(shù)量。所以，降低時(shí)鐘樹和觸發(fā)器模塊的功耗在設(shè)計(jì)中顯得相當(dāng)重要。一個(gè)特定的時(shí)鐘方案的功耗可以表示為： （1）和分別代表時(shí)序電路和觸發(fā)器的功耗。他們?cè)诠剑?）中可以分別被表示為： （2） （3）式中表示一條支路的電容，表示觸發(fā)器中鐘控晶體管的電容，

29、表示觸發(fā)器的內(nèi)部節(jié)點(diǎn)電容，表示觸發(fā)器內(nèi)部時(shí)鐘緩沖區(qū)的電容，表示觸發(fā)器的輸出節(jié)點(diǎn)電容，表示時(shí)鐘擺幅電壓，表示內(nèi)部節(jié)點(diǎn)的活動(dòng)性，表示輸出節(jié)點(diǎn)的活動(dòng)性，表示時(shí)鐘頻率。另外，當(dāng)觸發(fā)器為雙邊沿觸發(fā)時(shí)，=2；當(dāng)觸發(fā)器為單邊沿觸發(fā)時(shí)，=1。為了降低時(shí)鐘網(wǎng)絡(luò)的功耗，數(shù)個(gè)時(shí)鐘小擺幅的設(shè)計(jì)方案已經(jīng)被提出來，并且在實(shí)際應(yīng)用中也已經(jīng)證明了它們的實(shí)用性3，4.。早先的時(shí)鐘半擺幅設(shè)計(jì)需要四個(gè)時(shí)鐘信號(hào)。它在四個(gè)時(shí)鐘信號(hào)要求的額外芯片面積上容易產(chǎn)生偏差的問題4。一個(gè)簡(jiǎn)化的時(shí)鐘擺幅觸發(fā)器（RCSF）需要一個(gè)額外的高電源電壓降低漏電流3。一個(gè)單時(shí)鐘觸發(fā)器的半擺幅沖擊并不需要較高的電源電壓，但是會(huì)有很高的延遲2?；旌湘i存觸發(fā)器（H

30、LFF）和半動(dòng)態(tài)觸發(fā)器（SDFF）一直被稱為最快的FFS，但它們內(nèi)部的冗余轉(zhuǎn)換節(jié)點(diǎn)會(huì)增加大量的功耗 5 - 7。為了減少高性能觸發(fā)器內(nèi)部節(jié)點(diǎn)多余的功率消耗，有條件的捕獲觸發(fā)器（CCFF）已經(jīng)被提出8。然而，HLFF，SDFF，CCFF使用滿擺幅的時(shí)鐘信號(hào)，這導(dǎo)致了時(shí)鐘樹功耗大幅增加。本文的其余部分安排如下：第二節(jié)介紹傳統(tǒng)的觸發(fā)器和他們的問題。在第三和第五節(jié)，我們將分析說明本文推薦的低擺幅單時(shí)鐘觸發(fā)器和它的電路模擬結(jié)果。在第四節(jié)，本文將對(duì)幾個(gè)減少功耗的方案進(jìn)行分析比較。在第六節(jié)，我們將闡述嵌入式邏輯單元在LSDFF中應(yīng)用。最后，第七節(jié)將是我們得出的結(jié)論。II.傳統(tǒng)的觸發(fā)器圖1顯示了一些常規(guī)小擺幅

31、時(shí)鐘觸發(fā)器。如圖1（a）和圖1（b）所示，半擺幅觸發(fā)器（HSFF）需要4個(gè)時(shí)鐘信號(hào)，它在四個(gè)時(shí)鐘信號(hào)要求的額外芯片面積上容易產(chǎn)生偏差的問題。四個(gè)時(shí)鐘信號(hào)中：兩個(gè)高擺幅時(shí)鐘(CKP, CKPb)供應(yīng)給pMOS其他兩個(gè)低擺幅時(shí)鐘(CKN,CKNb)供應(yīng)給nMOS。 （a） （b） （c） （d） （e）圖3.1傳統(tǒng)的小擺幅時(shí)鐘觸發(fā)器（a）HSFF（b）HSFF的四個(gè)時(shí)鐘信號(hào)（c）RCSFF（d）RCSFF的時(shí)鐘信號(hào)（e）SCFF因此，這個(gè)方案需要一個(gè)特殊的擁有大電容的時(shí)鐘驅(qū)動(dòng)電路。此外，該方案增加了時(shí)鐘網(wǎng)絡(luò)的互連電容，從而增加了功耗。同時(shí)，半擺幅設(shè)計(jì)的電路速度退化也不可忽視。如圖1（c）所示，RC

32、SFF只使用一個(gè)時(shí)鐘信號(hào)，但是它需要一個(gè)額外的電源電壓作為偏置控制（）來減少電流泄露。盡管如圖1（d）所示的簡(jiǎn)單的時(shí)鐘方案可以用于RCSFF，但是其采用的耦合的與非門構(gòu)成了RCSFF電路速度的瓶頸. 在圖1（e）所示的電路中，單時(shí)鐘觸發(fā)器（SCFF）與半擺幅時(shí)鐘能夠一起運(yùn)轉(zhuǎn)的原因是在電路中沒有PMOS晶體管是用時(shí)鐘驅(qū)動(dòng)的。它也可以使用一個(gè)簡(jiǎn)單的類似圖1（d）的時(shí)鐘方案。但這將導(dǎo)致SCFF的時(shí)鐘信號(hào)的峰值將減少為電源電壓的一半。雖然這對(duì)于SCFF的單時(shí)鐘相位是有利的，但是它對(duì)于SCFF的不利點(diǎn)在于它的高延遲；它在時(shí)鐘信號(hào)的上升沿采樣數(shù)據(jù)然后在時(shí)鐘信號(hào)的下降沿傳輸數(shù)據(jù)。這種高延遲現(xiàn)象成為SCFF高

33、效率操作的瓶頸。這使得SCFF還需要第二個(gè)電源。 (a)(b) （c)圖.2.傳統(tǒng)的高性能觸發(fā)器 （a）SDFF（b）HLFF（c）CCFF圖 2（a）和（b）所示為HLFF和SDFF觸發(fā)器，它們已被稱為電路速度最快的觸發(fā)器，但它們由于內(nèi)部節(jié)點(diǎn)的冗余產(chǎn)生了過多的功耗。如圖2（c）所示的CCFF是現(xiàn)有的通過減少觸發(fā)器內(nèi)部節(jié)點(diǎn)來減少功耗的高性能觸發(fā)器。但是，有條件的采集技術(shù)需要許多額外的晶體管，這往往抵消了其他部分的降低的功耗，如SDFF觸發(fā)器。此外，HLFF、SDFF和CCFF使用全擺幅時(shí)鐘信號(hào)，這顯著增加了時(shí)鐘樹的功耗。III.時(shí)鐘低擺幅雙邊沿觸發(fā)器為了克服以往觸發(fā)器的問題，我們建議一個(gè)新的低

34、擺幅時(shí)鐘雙沿觸發(fā)觸發(fā)器（LSDFF）。圖 3是一個(gè)LSDFF的示意圖。它由一個(gè)數(shù)據(jù)采樣前端（P1，N1，N3- N6，I1- I4）和一個(gè)數(shù)據(jù)傳輸后端（P2，N2 I9，I10）組成。I1- I4連接到一個(gè)二極管連接的NMOS晶體管作為動(dòng)力源。內(nèi)部節(jié)點(diǎn)X和Y的充電和放電出院取決于D端的輸入，而不是時(shí)鐘信號(hào)。因此，只有當(dāng)輸入變化時(shí)LSDFF內(nèi)部節(jié)點(diǎn)才會(huì)發(fā)生切換。LSDFF應(yīng)用于脈沖觸發(fā)單相時(shí)鐘（TSPC）觸發(fā)器（PTTFF）時(shí)不需要有條件的采樣機(jī)制。在PTTFF中，任何一個(gè)處在數(shù)據(jù)預(yù)充電狀態(tài)的內(nèi)部節(jié)點(diǎn)都處于浮動(dòng)狀態(tài)，這可能會(huì)導(dǎo)致觸發(fā)器的故障。 圖.3. LSDFF示意圖此外，其內(nèi)部節(jié)點(diǎn)沒有一個(gè)完

35、整的電壓擺幅，從而導(dǎo)致性能下降。為了消除這些缺點(diǎn)，LSDFF中加入了兩個(gè)鎖存器 10。使用一個(gè)轉(zhuǎn)相器和一個(gè)三極管來降低工作電流，從而降低延遲和功耗。雖然這些鎖存提高性能，但是需要精心布局來最大限度地減少噪聲耦合。嘈雜的環(huán)境或者門控時(shí)鐘的操作可能會(huì)導(dǎo)致LSDFF中通過N3N6的數(shù)據(jù)以耦合噪聲和/或漏電流的方式丟失。隨機(jī)的輸入數(shù)據(jù)轉(zhuǎn)換也可能導(dǎo)致LSDFF數(shù)據(jù)抽樣失敗。對(duì)于這種情況，如圖.3所示我們建議使用轉(zhuǎn)相器（I5/I7和I6/I8）來維持LSDFF的穩(wěn)健運(yùn)行，盡管這可能導(dǎo)致輕微的性能下降。但是這樣可以避免在LSDFF后端堆疊晶體管，從而進(jìn)一步降低了延遲。如同HLFF，SDFF，CCFF，轉(zhuǎn)相器

36、驅(qū)動(dòng)輸出節(jié)點(diǎn)型可以保證電路穩(wěn)健運(yùn)行。正如我們將在第五節(jié)闡述的，LSDFF中的時(shí)鐘負(fù)載是一個(gè)nMOS晶體管（N4）和一個(gè)轉(zhuǎn)相器（I1），因此LSDFF中的值相比與早前的FFS有著顯著的降低。此外，減少時(shí)鐘擺動(dòng)（）的技術(shù)可以在沒有靜態(tài)功耗或著時(shí)鐘方案不復(fù)雜時(shí)得到應(yīng)用。對(duì)于一個(gè)有著簡(jiǎn)單時(shí)鐘電路的LSDFF，雙邊緣觸發(fā)可以同時(shí)實(shí)現(xiàn)在時(shí)鐘上升沿和下降沿傳輸數(shù)據(jù)。在時(shí)鐘信號(hào)的上升沿，晶體管N3和N4同時(shí)持續(xù)導(dǎo)通時(shí)間來短時(shí)間的采樣數(shù)據(jù)；而在時(shí)鐘信號(hào)的下降沿，N5和N6在時(shí)間段內(nèi)讀取樣本數(shù)據(jù)。因此，公示（2）中的時(shí)鐘頻率可以降低一半，并據(jù)此，時(shí)鐘網(wǎng)絡(luò)功耗可降低50。在圖4（a）中呈現(xiàn)了這個(gè)時(shí)鐘方案的概念圖，在

37、圖 4（b）中，我們給出了這個(gè)時(shí)鐘方案的等效實(shí)施方法。在A型電路中，我們通過調(diào)整轉(zhuǎn)相器的晶體管的尺寸來最小化CKD和CKDB之間的時(shí)間誤差。對(duì)于B型電路，我們使用一個(gè)額外的時(shí)鐘脈沖發(fā)生器來產(chǎn)生時(shí)鐘脈沖信號(hào)。雖然轉(zhuǎn)相器的功耗在LSDFF中被消除了，但是脈沖幅度和寬度減小將成為時(shí)鐘信號(hào)傳送的另一個(gè)問題。C型電路被認(rèn)為是消除時(shí)間誤差的最佳方案，但是它會(huì)產(chǎn)生一些額外的功耗。 （a）（b） 圖.4.(a)LSDFF時(shí)鐘的時(shí)序圖(b)三個(gè)短脈沖時(shí)鐘電路接下來，我們將對(duì)LSDFF的運(yùn)行方式進(jìn)行解釋。參照?qǐng)D.3，N3 N6在時(shí)鐘信號(hào)的上升沿到來之前關(guān)閉。當(dāng)輸入變化為高電平，節(jié)點(diǎn)Y通過nMOS晶體管N1跳轉(zhuǎn)到低

38、電平，節(jié)點(diǎn)X保留以前的狀態(tài)。N3和N4節(jié)點(diǎn)在的上升沿到來之時(shí)導(dǎo)通，節(jié)點(diǎn) X根據(jù)之前的狀態(tài)決定跳轉(zhuǎn)（或保持）低電平。當(dāng)輸入變化為低電平，節(jié)點(diǎn)X通過pMOS晶體管P1跳變?yōu)楦唠娖?；同時(shí)，節(jié)點(diǎn)Y保留低電平。在的上升沿到來之后，N3和N4打開，節(jié)點(diǎn)Y根據(jù)P3輸入的跳變?yōu)?電路在下降沿的運(yùn)行過程也可以用類似的方式解釋。為了防止由于LSDFF性能降低導(dǎo)致時(shí)鐘擺幅降低，N3-N6將使用低臨限電壓晶體管（）。低臨限電壓設(shè)備產(chǎn)生的低電流對(duì)于VDSM技術(shù)有著重大的意義，并且它還能有效地減少功耗泄露。在LSDFF中，N3- N6晶體管的漏電流可以由高臨限電壓晶體管P1或者N1中的一個(gè)控制，至于是P1還是N1這將由端

39、口D輸入的電平有關(guān)（）。對(duì)于低擺幅時(shí)鐘信號(hào)的傳送，我們將用低臨限電壓晶體管和一個(gè)低電壓電源實(shí)現(xiàn)。因?yàn)槭褂昧说碗妷弘娫?，這些轉(zhuǎn)向器的漏電流將得到有效控制。IV.減少功耗方法的比較在之前的段落中我們已經(jīng)介紹了幾種傳統(tǒng)的觸發(fā)器的減少功耗的方法，并且推薦并分析了LSDFF。在本節(jié)中，我們將總結(jié)針對(duì)降低時(shí)鐘電路功耗的各種方案。首先，CCFF通過刪除內(nèi)部節(jié)點(diǎn)中多余的數(shù)據(jù)交換，從而減小公式（3）中的值來減少HLFF中的功耗。第二，小擺幅時(shí)鐘觸發(fā)器（HSFF，RCSFF，并SCFF）通過降低時(shí)鐘電壓的擺幅來降低時(shí)鐘網(wǎng)絡(luò)的功耗，其中RCSFF還減少了主頻晶體管的電容流量。最后，LSDFF同時(shí)使用低擺幅時(shí)鐘和雙沿

40、觸發(fā)兩項(xiàng)操作，以減少時(shí)鐘網(wǎng)絡(luò)功耗。同時(shí)，LSDFF的內(nèi)部節(jié)點(diǎn)沒有任何多余的數(shù)據(jù)交換。V.電路模擬結(jié)果比較我們分析了幾種傳統(tǒng)的觸發(fā)器，并且在0.18- m CMOS工藝基礎(chǔ)上設(shè)計(jì)了一種新的觸發(fā)器。這種觸發(fā)器是優(yōu)化電源延時(shí)后的產(chǎn)品。電路模擬時(shí)，=1.5V， LSDFF的時(shí)鐘頻率為125兆赫，傳統(tǒng)單邊沿觸發(fā)器的時(shí)鐘頻率為250兆赫。為L(zhǎng)SDFF提供的低擺幅的時(shí)鐘電壓大約在1V左右。輸出負(fù)載電容被假定為100fF。LSDFF的模擬波形如圖. 5所示。表二為四個(gè)FFS模擬結(jié)果的比較。（a） （b）圖.5. 仿真波形（a）Q在時(shí)鐘上升沿的跳變 （b）Q在時(shí)鐘下降沿的跳變正如圖.6所示，當(dāng)輸入模式不改變時(shí)L

41、SDFF的功耗最低，而HLFF和SDFF仍然產(chǎn)生高功率的消耗即使輸入保持為1。如圖6所示，對(duì)于平均0.3的輸入開關(guān)活動(dòng)率，LSDFF的功耗相比于傳統(tǒng)的FFS減少了28.649.6以上，這主要是因?yàn)長(zhǎng)SDFF時(shí)鐘頻率減半，消除了內(nèi)部節(jié)點(diǎn)不必要的跳轉(zhuǎn)。電路的延遲也減少了28.7%47.8%。有關(guān)的延遲不能作為相互比較的性能參數(shù)，因?yàn)樗鼈儧]有考慮上準(zhǔn)備時(shí)間，所以有效時(shí)間并不能等同于有效時(shí)間。因此，我們就用D-to-的延遲作為觸發(fā)器的延遲參數(shù)。圖.6.依賴于數(shù)據(jù)模式的觸發(fā)器的功耗比較圖.7. 時(shí)鐘網(wǎng)絡(luò)功耗比較文獻(xiàn)7中，作者在方法論的基礎(chǔ)上得出LSDFF的最佳設(shè)置為35 PS，這是一個(gè)共享時(shí)鐘邊沿克服時(shí)

42、鐘偏差問題的重要屬性。如圖.7.，通過減少時(shí)鐘擺幅的方法，時(shí)鐘網(wǎng)絡(luò)減少了78的功耗。VI.嵌入式邏輯單元在LSDFF中應(yīng)用簡(jiǎn)單的邏輯單元可以嵌入到LSDFF內(nèi)，以減少傳輸階段的整體延遲。在LSDFF中嵌入式邏輯單元可以節(jié)省關(guān)鍵線路的柵極，從而優(yōu)化電路的整體性能。表一顯示，嵌入式邏輯單元在LSDFF中應(yīng)用，可以使其比使用獨(dú)立的邏輯器件提速1.33-1.49。表一嵌入式邏輯元件和獨(dú)立邏輯器件的速度比較DA·BA+BA·B+C·DEmbedded199PS219PS299PS246PSDiscrete199PS298PS308PS367PSSpeedup1.01.361

43、.331.49VII.結(jié)論在本文中，我們?cè)O(shè)計(jì)了一個(gè)在時(shí)鐘電路和觸發(fā)器板塊都減少了功耗的時(shí)鐘低擺幅雙邊沿觸發(fā)器（LSDFF）。LSDFF本質(zhì)上避免了內(nèi)部節(jié)點(diǎn)不必要的跳轉(zhuǎn)。此外，LSDFF采用雙邊緣觸發(fā)操作以及低擺幅時(shí)鐘，從而降低了時(shí)鐘電路的功耗。LSDFF整體節(jié)電能力顯著超過了傳統(tǒng)的高性能觸發(fā)器，實(shí)現(xiàn)了在時(shí)鐘網(wǎng)絡(luò)減少78的功耗。在保持穩(wěn)定運(yùn)行方面，LSDFF使用背回的反相器代替了IN5/N7和I6/P3用于保存內(nèi)部節(jié)點(diǎn)的數(shù)據(jù)。LSDFF的時(shí)鐘初始時(shí)間為負(fù)數(shù)的設(shè)置有助于克服時(shí)鐘偏差的問題。通過簡(jiǎn)單的邏輯器件嵌入，LSDFF減少了傳輸階段的整體延遲。通過上述設(shè)計(jì)，時(shí)鐘低擺幅雙邊沿觸發(fā)器不僅速度快，而

44、且相比于傳統(tǒng)的觸發(fā)器降低了大量功耗，實(shí)現(xiàn)了低功耗設(shè)計(jì)的要求。參考文獻(xiàn)1 H.B.Bakoglu，Circuits，Interconnections and Packaging for VLSINew York： Addison Wesley，19902 Y.S.Kwon，I.C.ark，and C.M.Kyung，“A new single clock flip-flop for half-swing clocking”，IEICE TransFundamentals，vol.E82-A，no.11，pp.25212526，Nov.19993 H.Kawaguchi and T.Sakurai

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49、e-triggered flipflop”，in SympVLSI Circuits Dig.TechPapers，June 2001，pp.183186.A Low-Swing Clock Double-Edge Triggered Flip-FlopAbstractA low-swing clock double-edge triggered flip-flop (LSDFF) is developed to reduce power consumption significantly compared to conventional flip-flops. The LSDFF avoid

50、s unnecessary internal node transitions to reduce power consumption. In addition, power consumption in the clock tree is reduced because LSDFF uses a double-edge triggered operation as well as a low-swing clock. To prevent performance degradation of the LSDFF due to low-swing clock, low-vt transisto

51、rs are used for the clocked transistors without significant leakage current problems. The power saving in flip-flop operation is estimated to be 28.6% to 49.6% with additional 78% power saving in the clock network.I. INTRODUCTIONIN many VLSI chips, the power dissipation of the clocking system, inclu

52、ding clock distribution network and flip-flops is often the largest portion of the total chip power consumption13. This is because the activity ratio of the clock signal is unity and the interconnect length of the clock trees has been increased significantly. The design trend is to use more pipeline

53、 stages for high throughput, which increases the number of flip-flops in a chip. Thus, it is important to reduce power consumption in both the clock trees and the flip-flops. Power consumption of a particular clocking scheme can be represented as （1）Where and represent power consumptions in the cloc

54、k network and flip-flops (FF), respectively. Each term in (1) can be expressed as （2） （3）where is the interconnect line capacitance, is the capacitance of the clocked transistors of the FF, is the internal node capacitance of the FF, is the capacitance of the clock buffers inside the FF, is the outp

55、ut node capacitance of the FF, is the clock swing voltage level, is the internal node transition activity ratio, is the output node transition activity ratio, and is the clock frequency. Also, is 2 for double-edge triggered FFs and 1 for single-edge triggered FFs.To reduce power consumption in clock distribution networks，several small-swing clocking schemes have been proposed and their potential for pr