以太網(wǎng)及光模塊介紹.ppt

10G以太網(wǎng)及光模塊介紹,Haibin song VER:1.0 09/28/2005,Reference document,10Gbps XFP Optical Transceiver Module SXP3101NV.pdf X2MSA_Rev0.9d4.pdf XENPAK_MSA_R3.0.pdf 88X2010_2011 Datasheet Rev E.pdf XFP_Rev4_0.pdf,Content,1 10G以太網(wǎng)概念 1.1 10G局域/廣域以太網(wǎng)物理層 1.2 10G以太網(wǎng)的物理接口 2 10G光模塊 2.1 300針模塊 2.2 4信道SerDes結構-XENPAK 2.3 10Gbit/s串行結構-XFP 3 3 BCM 8704 10G PHY,1 10G以太網(wǎng)概念,萬兆以太網(wǎng)的標準從1999年3月份開始由IEEE 802.3ae任務組制訂，并于 2002年8月正式發(fā)布10吉比特以太網(wǎng)（10-GbE）標準。 萬兆以太網(wǎng)是在以太網(wǎng)技術的基礎上發(fā)展起來的，不過工作速率大大提高，適用范圍有了很大的變化，與原來的以太網(wǎng)技術相比有很大的差異，主要表現(xiàn)在：物理層實現(xiàn)方式、幀格式和MAC的工作速率及適配策略方面。 萬兆以太網(wǎng)可作為局域網(wǎng)，也可作為廣域網(wǎng)使用，而這兩者之間工作環(huán)境不同，對于各項指標的要求存在許多的差異，針對這種情況，人們制定了兩種不同的物理介質(zhì)（PHY)標準。 采用以太網(wǎng)技術構建的城域網(wǎng)和廣域網(wǎng)的費用比采用ATM/SONET技術構建的類似的系統(tǒng)降低約25%。正是這些因素促使以太網(wǎng)從局域網(wǎng)擴展到城域網(wǎng)、廣域網(wǎng)，并建立工作速率為10Gbps的可靠、高速的數(shù)據(jù)網(wǎng)。,1.1 10G局域/廣域以太網(wǎng)物理層,這兩種物理層的共同點是共用一個MAC層，僅支持全雙工，省略了CSMA/CD策略，采用光纖作為物理介質(zhì)。這2種PHY的區(qū)別在于廣域網(wǎng)的接口子層（WIS）包含一個簡化的Sonet/SDH幀。為了降低廣域網(wǎng)PHY的操作成本，IEEE 802.3ae工作組綜合了Sonet/SDH等各有關標準，使得萬兆以太網(wǎng)可以利用Sonet/SDH平穩(wěn)地通過廣域骨干網(wǎng)。 10G局域以太網(wǎng)物理層的特點是支持802.3 MAC全雙工工作方式，幀格式與以太網(wǎng)的幀格式一致，工作速率為10Gbps。10G局域網(wǎng)可用最小的代價升級現(xiàn)有的局域網(wǎng)，并使局域網(wǎng)的網(wǎng)絡范圍最大達到40千米。 10G廣域網(wǎng)物理層的特點是采用OC-192c幀格式在線路上傳輸，因為同10G局域以太網(wǎng)共用一個MAC層, 這樣就需要WIS（WAN接口子層）來實現(xiàn)從以太網(wǎng)幀到OC-192c幀的映射功能。 因為10G廣域網(wǎng)物理層的傳輸速率為9.58464Gbps，而MAC層的工作速率為10Gbps，所以必須采取相應的調(diào)整策略將10GMII接口的傳輸速率10Gbps降低，使之與物理層的傳輸速率9.58464Gbps匹配。這里可以通過調(diào)整數(shù)據(jù)包間的間距，使OC-192c的略低的數(shù)據(jù)傳輸率與萬兆以太網(wǎng)相匹配。,1.2 10G以太網(wǎng)的物理接口,10G以太網(wǎng)包括10GBASEX、10GBASER和10GBASEW。 10GBASEX使用一種特緊湊包裝，含有1個較簡單的WDM器件、4個接收器和4個在1300nm波長附近以大約25nm為間隔工作的激光器，每一對發(fā)送器/接收器在3.125Gbit/s速度（數(shù)據(jù)流速度為2.5Gbit/s）下工作。 10GBASER是一種使用64B/66B編碼的串行接口，數(shù)據(jù)流為10.000Gbit/s，因而產(chǎn)生的時鐘速率為10.3125Gbit/s。 10GBASEW是廣域網(wǎng)接口，與SONET OC-192兼容，其時鐘為9.953Gbit/s數(shù)據(jù)流為9.585Gbit/s。,10 GbE Interface Diagram-1,10 GbE Interface Diagram-2,10 GbE Interface Diagram-3,XGXS: XGMII Extender Sub-layer Extend physical chip-to-chip interconnect to 20” 4 x 3.125 Gb/s XAUI 8b/10b encode, 10b/8b decode Lane-by-lane synchronization (Compensates for clock disparity between lanes) Loop back mode for system test PCS: Physical Coding Sub-layer Improve transition density and framing 64b/66b encode, 66b/64b decode Scrambler & de-scrambler PMA: Physical Media Attachment Serialize and deserialize to 10 Gbps 16:1 SERDES Clock synthesis Low output jitter CDR - clock and data recovery PMD - Optics: Physical Media Dependent O/E and E/O conversion Optical transmitter and receiver,10 GbE Interfaces - XGMII,XGMII (10G Media Independent I/F) Logical Interface between MAC and PHY Convenient partition for specification Support multiple PHY types Support existing management interface and register set 74 pins: Tx/Rx (32-bits data, 4-bits control, 1-bit clock) 4 Byte-wide lanes parallel interface with 1 control bit per lane 156.25 Mbps, DDR signalling, source centred (3” max. distance) 156.25 MHz clock (one TX, one RX) 12.5 Mbps on each data/control line,10 GbE Interfaces - XSBI,XSBI (10G Sixteen-Bit I/F) Based on OIF SFI-4.1 interface 644.53 Mbps, LVDS 34 pins: Tx/Rx (16 data (differential signals), 1 clock),10 GbE Interfaces - XAUI,XAUI (10 Gigabit eXtended Attachment Unit Interface) AUI - Borrowed from the Ethernet Attachment Unit Interface X - represents 10 Gbps Interface extender - Extends XGMII reach (3” vs. 20” max. distance) Allows interconnects of over 500mm (20”) on standard FR-4 material Even longer on specialized materials e.g. GETek, RT-Duroid 4 serial lanes 3.125 Gbps (with embedded clock) Employs 8b/10b EMI-reduced transmission encoding XAUI reduces the 74 pin XGMII to 16 pins Tx / Rx (4 lanes, serial) A path for cost reduction of system products Enables pluggable optical transceivers Enables lower IC costs (pins = cost) Longer trace lengths enable higher density ICs (e.g., multiple MACs) and greater flexibility in board layout Protocol and PHY Independent Hot Swappable XAUI is identical to Infiniband & 10 Gigabit Fibre Channel,XAUI - Interface Extender Between MAC & PCS,10 GbE PHY Architectures,XGMII-XSBI-XAUI,2 10G光模塊,在光纖通信系統(tǒng)物理層（PHY）上見到的器件通常有：光電（OE）和電光（EO）轉換器，發(fā)送和接收光信號的模擬集成電路，時鐘與數(shù)據(jù)恢復（CDR）器件，為物理層和數(shù)據(jù)鏈路層提供透明傳輸接口的串并/并串轉換器（SerDes）電路。 現(xiàn)在，10G收發(fā)器市場中的大部分產(chǎn)品都朝著集成SerDes或CDR的方向發(fā)展。,2.1 300針模塊,300針模塊是第一個工業(yè)化的10Gb/s多源協(xié)議（MSA）收發(fā)器。主要用于SONET網(wǎng)絡。在早期的10GbE 也采用這種光模塊。 300針MSA的關鍵優(yōu)勢之一就是它能提供一個完備的光接口模塊，而且?guī)в泻唵蔚墓芾斫涌?。它?guī)定電時鐘和數(shù)據(jù)接口都工作在622-669MHz的16個并行信道上，這樣就簡化了印刷電路板的結構。這種電接口兼容光互聯(lián)網(wǎng)論壇（OIF）的SFI-4和IEEE的XSBI規(guī)范，許多芯片供應商都遵循這些規(guī)范。它支持SONET/SDH和10GbE XSBI接口。目前300針光模塊正在向40Gbit/s邁進。,然而，隨著10-GbE的發(fā)展，300針MSA收發(fā)器已經(jīng)不能滿足OEM新的性能要求。這些新的要求包括：SC型光纖接口，每個以太網(wǎng)卡上能配置更多個10G端口，可熱插拔及需要一個MDIO（管理指令輸入輸出）管理接口。這些將提升以太網(wǎng)的交換性能。因此300針光轉發(fā)器必須進一步簡化或者被徹底淘汰。 在高容量應用中，SerDes器件是關系到總成本、功耗和電路板大小的關鍵因素。因此，電接口將向兩個不同的方向發(fā)展：4信道并行接口和10Gbit/s串行接口。由此光模塊也分成了兩類：Xenpak、Xpak和X2是光收發(fā)模塊類，而XFP則屬于光收發(fā)器類。,2.2 4信道SerDes結構-XENPAK,4信道SerDes結構 對10GbE應用來說，已經(jīng)采用4信道SerDes結構構建了XENPAK和類似的 X2和XPAK。XENPAK是從16信道并行XSBI過渡到4信道并行XAUI的。XENPAK選用XAUI接口是因為它的管腳數(shù)比較少、不需要時鐘、速率能達到3.125Gbit/s，能立即用在標準CMOS中。而且通過XAUI的數(shù)據(jù)是自動排列的，也就是說SerDes器件自動平衡使用4個信道。這一特性能夠減小轉發(fā)器的尺寸。此外，XENPAK比300針轉發(fā)器的端口密度更高，一般的線路卡上最多可達8個端口。 X2協(xié)議定義了一個功能與XENPAK相同，尺寸比XENPAK小的模塊，它安裝在主板之上、可熱插拔。,2.3 10Gbit/s串行結構-XFP,為了降低轉發(fā)器的成本、功耗和體積時，出現(xiàn)了另一種解決方法，那就是完全去掉SerDes。XFP MSA就采用了這一方法。 XFP光收發(fā)器有一個串行10Gbit/s電接口（稱為XFI），有了這個接口就可以將SerDes置于收發(fā)器模塊之外。 美國Finisar公司，聯(lián)合了大約10個公司，包括系統(tǒng)集成商Brocade、Emulex、ONCiena，光模塊提供商Finisar、JDSU、Sumitomo Electric、Tyco Electronics和芯片制造商Broadcom、Maxim、Velio等，在2002年3月成立了XFP多源協(xié)議組織(MSA)。 XFP MSA的主要目標是為一種可帶電插拔式10Gbit/s光收發(fā)器提供規(guī)范，這種收發(fā)器是對協(xié)議透明的（即可以用于10GbE、光纖信道和SONET/SDH） 與其他幾種光模塊相比，XFP是光收發(fā)器(Transceiver)不是光收發(fā)模塊(Transponder)。光收發(fā)器實際上只是一個光電轉換器件，只負責完成光/電信號的轉換，其他功能如復用/解復用、64B/66B編解碼等由電路板上的芯片實現(xiàn)。XFP光模塊可輕松實現(xiàn)高端口密度的應用，由于XFP占用印刷電路板(PCB)的面積只有Xenpak的20%，功耗