山東工商學院數(shù)字邏輯與數(shù)字系統(tǒng)期末復(fù)習題及參考答案

山東工商學院2020學年第一學期數(shù)字邏輯與數(shù)字系統(tǒng)課程試題A卷（考試時間：120分鐘，滿分100分）特別提醒：1、所有答案均須填寫在答題紙上，寫在試題紙上無效。2、每份答卷上均須準確填寫函授站、專業(yè)、年級、學號、姓名、課程名稱。一單選題(共50題，總分值50分)1.將一個時間上連續(xù)變化的模擬量轉(zhuǎn)換為時間上斷續(xù)（離散）的模擬量的過程稱為_________。（1分）A.采樣B.量化C.保持D.編碼2.以下電路中常用于總線應(yīng)用的有________________。（1分）A.TSL門B.OC門C.漏極開路門D.CMOS與非門3.用二進制異步計數(shù)器從0做加法，計到十進制數(shù)178，則最少需要__________個觸發(fā)器。（1分）A.2B.6C.7D.8E.104.4位倒T型電阻網(wǎng)絡(luò)DAC的電阻網(wǎng)絡(luò)的電阻取值有_________種。（1分）A.1B.2C.4D.85.EPROM是指（）（1分）A.隨機讀寫存儲器B.只讀存儲器C.光可擦除電可編程只讀存儲器D.電可擦可編程只讀存儲器6.用二進制碼表示指定離散電平的過程稱為_________。（1分）A.采樣B.量化C.保持D.編碼7.BCD碼(01010010)轉(zhuǎn)換為十進制數(shù)為()（1分）A.38B.82C.52D.288.若RAM的地址碼有8位，行、列地址譯碼器的輸入端都為4個，則它們的輸出線（即字線+位線）共有________________條。（1分）A.8B.16C.32D.2569.十進制數(shù)62對應(yīng)的十六進制數(shù)是()（1分）A.(3E)16B.(36)16C.(38)16D.(3D)1610.一個觸發(fā)器可記錄一位二進制代碼,它有()個穩(wěn)態(tài)（1分）A.0B.1C.2D.3E.411.若在編碼器中有50個編碼對象，則要求輸出二進制代碼位數(shù)為位。（1分）A.5B.6C.10D.5012.N個觸發(fā)器可以構(gòu)成最大計數(shù)長度（進制數(shù)）為（）的計數(shù)器（1分）A.NB.2NC.N2次方D.2N次方13.8位移位寄存器，串行輸入時經(jīng)__________個脈沖后，8位數(shù)碼全部移入寄存器中。（1分）A.1B.2C.4D.814.欲設(shè)計0,1,2,3,4,5,6,7這幾個數(shù)的計數(shù)器,如果設(shè)計合理,采用同步二進制計數(shù)器,最少應(yīng)使用()級觸發(fā)器（1分）A.2B.3C.4D.815.一個16選1的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有個。（1分）A.1B.2C.4D.1616.一個8選一數(shù)據(jù)選擇器的數(shù)據(jù)輸入端有個。（1分）A.1B.2C.3D.4E.817.當用異步I/O輸出結(jié)構(gòu)的PAL設(shè)計邏輯電路時,它們相當于()（1分）A.組合邏輯電路B.時序邏輯電路C.存儲器D.數(shù)模轉(zhuǎn)換器18.一位十進制計數(shù)器至少需要()個觸發(fā)器（1分）A.3B.4C.5D.1019.以下四種轉(zhuǎn)換器，_________是A/D轉(zhuǎn)換器且轉(zhuǎn)換速度最高。（1分）A.并聯(lián)比較型B.逐次逼近型C.雙積分型D.施密特觸發(fā)器20.同步計數(shù)器和異步計數(shù)器比較，同步計數(shù)器的顯著優(yōu)點是__________。（1分）A.工作速度高B.觸發(fā)器利用率高C.電路簡單D.不受時鐘CP控制。21.下列描述不正確的是（）（1分）A.D觸發(fā)器具有兩個有效狀態(tài),當Q=0時觸發(fā)器處于0態(tài)B.移位寄存器除具有數(shù)據(jù)寄存功能外還可構(gòu)成計數(shù)器C.主從JK觸發(fā)器的主觸發(fā)器具有一次翻轉(zhuǎn)性D.邊沿觸發(fā)器具有前沿觸發(fā)和后沿觸發(fā)兩種方式,能有效克服同步觸發(fā)器的空翻現(xiàn)象22.隨機存取存儲器具有__________功能。（1分）A.讀/寫B(tài).無讀/寫C.只讀D.只寫23.將幅值上、時間上離散的階梯電平統(tǒng)一歸并到最鄰近的指定電平的過程稱為_________。（1分）A.采樣B.量化C.保持D.編碼24.用n個觸發(fā)器構(gòu)成的計數(shù)器,可得到的最大計數(shù)模是()（1分）A.nB.2nC.2nD.2n-125.當邏輯函數(shù)有n個變量時，共有個變量取值組合？（1分）A.nB.2nC.n2D.2n26.要構(gòu)成容量為4K×8的RAM，需要__________片容量為256×4的RAM。（1分）A.2B.4C.8D.3227.下列觸發(fā)器中，沒有約束條件的是__________。（1分）A.基本RS觸發(fā)器B.主從RS觸發(fā)器C.同步RS觸發(fā)器D.邊沿D觸發(fā)器28.微程序控制器有64條微指令,則微地址寄存器的長度是（）位（1分）A.64B.6C.8D.2629.把一個五進制計數(shù)器與一個四進制計數(shù)器串聯(lián)可得到__________進制計數(shù)器。（1分）A.4B.5C.9D.2030.以下電路中常用于總線應(yīng)用的有()（1分）A.TSL門B.OC門C.漏極開路門D.CMOS與非門31.請判斷以下哪個電路不是時序邏輯電路()（1分）A.計數(shù)器B.寄存器C.譯碼器D.觸發(fā)器32.已知F=!(ABC+CD),下列組合中,()可以肯定使F=0（1分）A.B.C.D.33.尋址容量為16K×8的RAM需要________________根地址線。（1分）A.4B.8C.14D.16E.16K34.欲將容量為256×1的RAM擴展為1024×8,則需要控制各片選端的輔助譯碼器的輸入端數(shù)為()（1分）A.4B.2C.3D.835.以下表達式中符合邏輯運算法則的是。（1分）A.C·C=C2B.1+1=10C.0＜1D.A+1=136.JK觸發(fā)器,若Ｊ,Ｋ端在一起,即Ｊ＝Ｋ,則該觸發(fā)器變?yōu)?)觸發(fā)器（1分）A.RSB.不變C.DD.T37.某存儲器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲器的容量為__________。（1分）A.8×3B.8K×8C.256×8D.256×25638.A/D分類：⑴逐次逼近型,⑵并聯(lián)比較型,⑶雙積分型,⑷電壓頻率變換型,其中工作速度最快的是（）（1分）A.逐次逼近型B.并聯(lián)比較型C.雙積分型D.電壓頻率變換型39.為把50Hz的正弦波變成周期性矩形波,應(yīng)當選用（）（1分）A.施密特觸發(fā)器B.單穩(wěn)態(tài)電路C.多諧振蕩器D.譯碼器40.一個無符號4位權(quán)電阻DAC，最低位處的電阻為40KΩ，則最高位處電阻為_________。（1分）A.4KΩB.5KΩC.10KΩD.20KΩ41.只讀存儲器ROM在運行時具有()功能（1分）A.讀/無寫B(tài).無讀/寫C.讀/寫D.無讀/無寫42.ROM不能用于()（1分）A.函數(shù)運算表B.存入程序C.存入采集的動態(tài)數(shù)據(jù)D.字符發(fā)生器43.相鄰兩組編碼只有一位不同的編碼是()（1分）A.2421BCD碼B.8421BCD碼C.余3碼D.格雷碼44.只讀存儲器ROM的功能是（）（1分）A.只能讀出存儲器的內(nèi)容,且掉電后仍保持B.只能將信息寫入存儲器C.可以隨機讀出或存入信息D.只能讀出存儲器的內(nèi)容,且掉電后信息全丟失45.A+BC=。（1分）A.A+BB.A+CC.(A+B)(A+C)D.B+C46.采用對稱雙地址結(jié)構(gòu)尋址的1024×1的存儲矩陣有________________。（1分）A.10行10列B.5行5列C.32行32列D.1024行1024列47.八路數(shù)據(jù)分配器，其地址輸入端有個。（1分）A.1B.2C.3D.4E.848.在下列邏輯電路中，不是組合邏輯電路的有。（1分）A.譯碼器B.編碼器C.全加器D.寄存器49.存儲8位二進制信息要()個觸發(fā)器（1分）A.2B.3C.4D.850.微程序控制方法中,控制存儲器一般用（）來實現(xiàn)（1分）A.RAMB.EPROMC.E2PROMD.EAROM二多選題(共8題，總分值8分)51.組合邏輯電路消除競爭冒險的方法有（1分）A.修改邏輯設(shè)計B.在輸出端接入濾波電容C.后級加緩沖電路D.屏蔽輸入信號的尖峰干擾52.邏輯函數(shù)的表示方法中具有唯一性的是。（1分）A.真值表B.表達式C.邏輯圖D.卡諾圖53.（1分）A.B.C.D.54.以下電路中可以實現(xiàn)“線與”功能的有________________。（1分）A.與非門B.三態(tài)輸出門C.集電極開路門D.漏極開路門55.邏輯變量的取值１和０可以表示：。（1分）A.開關(guān)的閉合、斷開B.電位的高、低C.真與假D.電流的有、無56.以下代碼中為無權(quán)碼的為________________。（1分）A.8421BCD碼B.5421BCD碼C.余三碼D.格雷碼57.三態(tài)門輸出高阻狀態(tài)時，________________是正確的說法。（1分）A.用電壓表測量指針不動B.相當于懸空C.電壓不高不低D.測量電阻指針不動58.以下代碼中為恒權(quán)碼的為_________________。（1分）A.8421BCD碼B.5421BCD碼C.余三碼D.格雷碼三填空題(共15題，總分值15分)59.觸發(fā)器有________________個穩(wěn)態(tài)，存儲8位二進制信息要________________個觸發(fā)器。（1分）60.邏輯代數(shù)又稱為_________________代數(shù)。最基本的邏輯關(guān)系有________________、________________、________________三種。常用的導出邏輯運算為__________________、_________________、________________________、__________________、__________________。（1分）61.一個基本RS觸發(fā)器在正常工作時，不允許輸入R=S=1的信號，因此它的約束條件是_________（1分）62.集電極開路門的英文縮寫為_________________門，工作時必須外加_________________和_________________。（1分）63.邏輯函數(shù)的常用表示方法有_________、_________、_________（1分）64.由四位移位寄存器構(gòu)成的順序脈沖發(fā)生器可產(chǎn)生________________個順序脈沖。（1分）65.OC門稱為__________________________________門，多個OC門輸出端并聯(lián)到一起可實現(xiàn)__________________功能。（1分）66.數(shù)字信的特點是在_________上和_________上都是斷續(xù)變化的，其高電平和低電平常用_________和_________來表示（1分）67.TTL與非門電壓傳輸特性曲線分為__________________區(qū)、_________________區(qū)、_________________區(qū)、_________________區(qū)。（1分）68.在數(shù)字電路中，常用的計數(shù)制除十進制外，還有_________、_________、_________（1分）69.數(shù)字電路按照是否有記憶功能通?？煞譃閮深悾篲________、_________（1分）70.觸發(fā)器有兩個互補的輸出端Q、Q,定義觸發(fā)器的1狀態(tài)為_________，0狀態(tài)為_________，可見觸發(fā)器的狀態(tài)指的是_________端的狀態(tài)（1分）71.邏輯代數(shù)中與普通代數(shù)相似的定律有_________、_________、_________。摩根定律又稱為_________。（1分）72.(01111000)8421BCD=（_________）2=（_________）8=(_________)10=(_________)16（1分）73.分析數(shù)字電路的主要工具是_________，數(shù)字電路又稱作_________（1分）四判斷題(共20題，總分值20分)74.D觸發(fā)器的特性方程為Qn+1=D，與Qn無關(guān)，所以它沒有記憶功能。（）（1分）（

）75.CMOS或非門與TTL或非門的邏輯功能完全相同。（）（1分）（

）76.RS觸發(fā)器的約束條件RS=0表示不允許出現(xiàn)R=S=1的輸入。（）（1分）（

）77.若兩個函數(shù)具有不同的真值表，則兩個邏輯函數(shù)必然不相等。（）（1分）（

）78.方波的占空比為0.5。（）（1分）（

）79.TTL集電極開路門輸出為１時由外接電源和電阻提供輸出電流。（）（1分）（

）80.D/A轉(zhuǎn)換器的位數(shù)越多，能夠分辨的最小輸出電壓變化量就越小。（）（1分）（

）81.RAM中的信息，當電源斷掉后又接通，則原存的信息不會改變。（）（1分）（

）82.若要實現(xiàn)一個可暫停的一位二進制計數(shù)器，控制信號A=0計數(shù)，A=1保持，可選用T觸發(fā)器，且令T=A。（）（1分）（

）83.對邊沿JK觸發(fā)器，在CP為高電平期間，當J=K=1時，狀態(tài)會翻轉(zhuǎn)一次。（）（1分）（

）84.計數(shù)器的模是指構(gòu)成計數(shù)器的觸發(fā)器的個數(shù)。（）（1分）（

）85.8421碼1001比0001大。（）（1分）（

）86.邏輯函數(shù)兩次求反則還原，兩次作對偶式變換也還原為它本身。（）（1分）（

）87.A/D轉(zhuǎn)換器的二進制數(shù)的位數(shù)越多，量化單位△越小。（）（1分）（

）88.ROM的每個與項（地址譯碼器的輸出）都一定是最小項。（）（1分）（

）89.一般TTL門電路的輸出端可以直接相連，實現(xiàn)線與。（）（1分）（

）90.計數(shù)器的模是指對輸入的計數(shù)脈沖的個數(shù)。（）（1分）（

）91.權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的電路簡單且便于集成工藝制造，因此被廣泛使用。（）（1分）（

）92.ROM和RAM中存入的信息在電源斷掉后都不會丟失。（）（1分）（

）93.主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。（）（1分）（

）五簡答題(共50題，總分值50分)94.用VHDL語言描述一個組合邏輯電路，該電路的輸入為1位十進制數(shù)的8421碼，當輸入的十進制數(shù)字為素數(shù)時，輸出為1，否則為0。（1分）95.試用PROM設(shè)計2位二進制數(shù)A1A0和B1B0比較的數(shù)值比較器，當A1A0＜B1B0時F1=1；當A1A0=B1B0時F2=1；當A1A0＞B1B0時F3=1。（1分）96.分析下圖所示的由雙4選1數(shù)據(jù)選擇器組成的電路，說明其實現(xiàn)的邏輯功能（1分）97.寫出下圖中各電路輸出與輸入之間的邏輯表達式，圖中所有門電路都是CMOS電路。（1分）98.試用JK觸發(fā)器設(shè)計一個“101”序列檢測器。該同步時序網(wǎng)絡(luò)有一根輸入線x，一根輸出線Z。對應(yīng)于每個連續(xù)輸入序列“101”的最后一個1，輸出Z=1，其它情況下Z=0。例如：x010101101Z000101001（1分）99.試分析下圖所示的時序電路，畫出狀態(tài)表和狀態(tài)圖，并作出當電平輸入x為0110101序列時電路的時間圖。（1分）100.下圖電路是可變進制計數(shù)器。試分析當控制變量A為1和0時電路各為幾進制計數(shù)器。（1分）101.用VHDL語言描述一個1位十進制數(shù)的數(shù)值范圍指示器。電路的輸入為一位十進制數(shù)的8421碼，當輸入的十進制數(shù)大于或等于5，否則為0。（1分）102.請分析以下面的VHDL描述，說明電路完成的是什么功能。（1）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounterISPORT(clk,clr_1,ld_1,enp,ent:INSTD_LOGIC;d:INSTD_LOGIC_VECTOR(3DOWNTO0);q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);rco:OUTSTD_LOGIC);ENDcounterARCHITECTUREoneOFcounterISSIGNALiq:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,ent_1,iq)BEGINIFclk'EVENTANDclk='1'THENIFclr_1='1'THENiq＜=(OTHERS=＞'0');ELSIFld_1='0'THENiq＜=d;ELSIF(entANDenp)='1'AND(iq=9)THENiq＜=('0','0','0','0');ELSIF(entANDenp)='1'THENiq＜=iq+1;ENDIF;ENDIF;IF(iq=9)AND(ent='1')THENrco＜='1';ELSErco＜='0';ENDIF;ENDPROCESS;q＜=iq;ENDONE;（2）LIBRARYieee;USEieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYls160ISPORT(data:instd_logic_vector(3downto0);clk,ld,p,t,clr:instd_logic;count:bufferstd_logic_vector(3downto0);tc:outstd_logic);ENDls160;ARCHITECTUREbehaviorOFls160ISBEGINtc＜='1'when(count="1001"andp='1'andt='1'andld='1'andclr='1')else'0';cale:process(clk,clr,p,t,ld)beginif(rising_edge(clk))thenif(clr='1')thenif(ld='1')thenif(p='1')thenif(t='1')thenif(count="1001")thencount＜="0000";elsecount＜=count+1;endif;elsecount＜=count;endif;elsecount＜=count;endif;elsecount＜=data;endif;elsecount＜="0000";endif;endif;endprocesscale;ENDbehavior;（3）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysequencdcheckisport(clk:instd_logic;reset:instd_logic;din:instd_logic;true:outstd_logic);endsequencdcheck;architecturearcofsequencdcheckistypestate_typeis(s1,s2,s3);signalstate:state_type;signaldin_d:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thendin_d＜=din;endif;endprocess;-----process(clk,reset)beginifreset='1'thentrue＜='0';state＜=s1;elsifclk'eventandclk='1'thencasestateiswhens1=＞ifdin_d='1'thenstate＜=s2;elsestate＜=s1;endif;true＜='0';whens2=＞ifdin_d='0'thenstate＜=s3;elsestate＜=s2;endif;true＜='0';whens3=＞ifdin_d='1'thenstate＜=s1;true＜='1';elsestate＜=s3;true＜='0';endif;whenothers=＞state＜=state;endcase;endif;endprocess;-----------endarc;（1分）103.請分析以下的VHDL描述，說明所定義的各種信號有什么作用，再說明電路完成的是什么功能。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounterISPORT(clock,clear,count:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDcounter;ARCHITECTUREoneOFcounterISSIGNALpre_q:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clock,clear,count)BEGINIFclear='1'THENpre_q＜=pre_q－pre_q;ELSIF(clock='1'ANDclock’EVENT)THENIFcount='1'THENpre_q＜=pre_q+1;ENDIF;ENDIF;ENDPROCESS;q＜=pre_q;ENDONE;（1分）104.下圖所示電路中的每一方框均為輸出低電平有效的2-4線譯碼器，其使能端為低電平有效。要求：(1)寫出電路工作時，，，的邏輯表達式。(2)說出電路的邏輯功能。（1分）105.設(shè)計一個同步1011序列檢測器，序列1011不可重疊，試用JK觸發(fā)器和適當?shù)拈T電路實現(xiàn)之,并用VHDL語言描述。（1分）106.門電路輸出波形（1分）107.用一片3-8線譯碼器和最少的邏輯門電路實現(xiàn)下列邏輯函數(shù)：（1分）108.作1010序列檢測器的狀態(tài)圖、狀態(tài)表。已知檢測器的輸入輸出序列如下(序列可以重疊)：輸入：0010100101010110輸出：0000010000101000（1分）109.下圖所示為兩種十進制代碼的轉(zhuǎn)換器，輸入為余3碼，分析輸出是什么代碼。（1分）110.設(shè)計一個2位二進制數(shù)乘法器。該電路的輸入接收2個2位二進制數(shù)A=A2A1，B=B2B1，輸出為A×B的積。（1分）111.用4選1數(shù)據(jù)選擇器組成的電路如下圖所示，試寫出電路的輸出表達式。（1分）112.已知A、B、C的波形如下圖所示，當A、B、C作為3輸入端與非門和或非門的輸入信號時，試分別畫出它們的輸出端的波形。（1分）113.完成下列代碼之間轉(zhuǎn)換：(1)(0001100110010001.0111)BCD=（）10；(2)(137.9)10=（）余3；(3)(1011001110010111)余3=（）BCD。（1分）114.分析下圖所示電路，試問輸入信號A、B、C不同組合時，電路中P點和輸出端F的狀態(tài)。（1分）115.設(shè)計一個可控進制計數(shù)器，當輸入控制變量M=0時工作在五進制，M=1時工作在十五進制。請標出計數(shù)輸入端和進位輸出端。（1分）116.分析下圖所示的由8選1數(shù)據(jù)選擇器組成的電路，說明其實現(xiàn)的邏輯功能。（1分）117.分析下圖所示的計數(shù)器電路，說明這是多少進制的計數(shù)器。（1分）118.將下列BCD碼轉(zhuǎn)換成十進制數(shù)和二進制數(shù)：(1)(011010000011)BCD=(

)10=(

)2(2)(01000101.1001)BCD=（）10=(

)2（1分）119.分析下圖所示的組合邏輯電路，假定輸入是一位十進制數(shù)的8421碼，試說明該電路的功能。（1分）120.簡化下表(a)(b)所示的狀態(tài)表。（1分）121.試分析下圖所示的時序電路，畫出狀態(tài)表和狀態(tài)圖，并作出當電平輸入x為0110110序列時電路的時間圖。（1分）122.用8選1數(shù)據(jù)選擇器74LS151組成的電路如下圖所示，已知圖中G1、G0是控制信號，X、Z是輸入信號。試寫出電路的輸出表達式，列出電路在G1、G0的控制下，輸入X、Z和輸出F之間關(guān)系的功能表。（1分）123.試分析下圖計數(shù)器電路的分頻比(即Y與CP的頻率之比)。（1分）124.閱讀下面的VHDL程序，分析其實現(xiàn)的功能。（1）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYvote3ISPORT(a,b,c:INSTD_LOGIC;f:OUTSTD_LOGIC);ENDvote3;ARCHITECTUREbehavorOFvote3ISSIGNALtemp1,temp2,temp3:STD_LOGIC;BEGINtemp1＜=NOT(aANDb);temp2＜=NOT(bANDc);temp3＜=NOT(aANDc);f＜=NOT(temp1ANDtemp2ANDtemp3);ENDbehavor;（2）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtri_state_gateISPORT(din:INSTD_LOGIC;en:INSTD_LOGIC;dout:OUTSTD_LOGIC);ENDtri_state_gate;ARCHITECTUREbehavorOFtri_state_gateISBEGINPROCESS(din,en)BEGINIF(en='1')THENdout＜=din;ELSEdout＜='Z';ENDIF;ENDPROCESS;ENDbehavor;（3）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYsingle_dir_bus8ISPORT(a:INSTD_LOGIC_VECTOR(7DOWNTO0);en:INSTD_LOGIC;b:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDsingle_dir_bus8;ARCHITECTUREbehavorOFsingle_dir_bus8ISBEGINPROCESS(a,en)BEGINIF(en='1')THENb＜=a;ELSEb＜=(OTHERS=＞'Z');--等價于b＜="ZZZZZZZZ";ENDIF;ENDPROCESS;ENDbehavor;（4）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbi_dir_bus8ISPORT(ain:INSTD_LOGIC_VECTOR(7DOWNTO0);bin:INSTD_LOGIC_VECTOR(7DOWNTO0);en:INSTD_LOGIC;dir:INSTD_LOGIC;aout:OUTSTD_LOGIC_VECTOR(7DOWNTO0);bout:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDbi_dir_bus8;ARCHITECTUREbehavorOFbi_dir_bus8ISBEGINbout＜=ainWHENen='1'ANDdir='1'ELSE(OTHERS=＞'Z');aout＜=binWHENen='1'ANDdir='0'ELSE(OTHERS=＞'Z');ENDbehavor;（5）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcomp_codeISPORT(din:INSTD_LOGIC_VECTOR(7DOWNTO0);dout:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDcomp_code;ARCHITECTURErtlOFcomp_codeISBEGINdout＜=NOT(din)+‘1’;ENDrtl;（1分）125.寫出下列典型Gray碼對應(yīng)的二進制數(shù)(1)(111000)Gray=（）2(2)(10101010)Gray=（）2（1分）126.用4選1數(shù)據(jù)選擇器和門電路設(shè)計下列十進制代碼轉(zhuǎn)換器：（1）8421BCD碼轉(zhuǎn)換成余3碼。（2）余3碼轉(zhuǎn)換成8421BCD碼。（1分）127.根據(jù)下圖所示的波形，分別畫出上升沿和下降沿D觸發(fā)器輸出端Q的波形，設(shè)初始狀態(tài)均為0。（1分）128.校驗位放在最低位，寫出下列數(shù)字的奇校驗碼和偶校驗碼(2)(1110010)2=（）奇校驗碼=（）偶校驗碼(2)(1010010)2=（）奇校驗碼=（）偶校驗碼（1分）129.分析下圖所示的計數(shù)器電路，畫出電路的狀態(tài)圖，說明這是多少進制的計數(shù)器。（1分）130.用4位同步二進制計數(shù)器74LS161接成十二進制計數(shù)器，標出輸入、輸出端?？梢愿郊颖匾拈T電路。（1分）131.設(shè)A、B、C為某密碼鎖的3個按鍵，當A鍵單獨按下時，鎖既不打開也不報警；只有當A、B、C或者A、B或者A、C分別同時按下時，鎖才能被打開；當不符合上述條件時，將發(fā)出報警信號，試用“與非”門設(shè)計此密碼鎖的邏輯電路。（1分）132.用邏輯代數(shù)的公式、定理和規(guī)則將下列邏輯函數(shù)化簡為最簡“與或”表達式。（1分）133.寫出下列各數(shù)的原碼、反碼和補碼：(1)+0.00101;(2)-0.10000;(3)-0.11011;(4)+10101;(5)-10000;(6)-11111。（1分）134.將下列二進制數(shù)轉(zhuǎn)換成十進制數(shù)、八進制數(shù)和十六進制數(shù)。(1)1101；(2)101110；(3)0.101；(4)0.01101；(5)10101.11(6)10110110.001（1分）135.將下列十進制數(shù)轉(zhuǎn)換成二進制數(shù)、八進制數(shù)和十六進制數(shù)。(1)27；(2)915；(3)0.375；(4)0.65；(5)174.25；(6)250.8。（1分）136.設(shè)計一個代碼檢測器，其電路串行輸入余3碼。當出現(xiàn)非法數(shù)字時，電路輸出為0，否則輸出為1。試作出狀態(tài)圖，并用VHDL語言描述。（1分）137.分析下圖給出的電路，說明這是多少進制的計數(shù)器。（1分）138.已知同步RS觸發(fā)器的輸入信號如下圖所示，試分別畫出Q和端的波形，設(shè)觸發(fā)器初始狀態(tài)為0。（1分）139.用VHDL語言描述一個組合邏輯電路，該電路接收兩個1位二進制數(shù)A和B，并比較其大小，當A＞B時，輸出1，否則輸出0。（1分）140.寫出下列函數(shù)的對偶式與反函數(shù)。（1分）141.寫出下列二進制數(shù)的典型Gray碼(1)(111000)2=（）Gray(2)(10101010)2=（）Gray（1分）142.試利用觸發(fā)器的次態(tài)方程寫出下圖各觸發(fā)器次態(tài)Qn+1與現(xiàn)態(tài)Qn、輸入A、B之間的邏輯函數(shù)式。（1分）143.已知下列機器數(shù)，寫出它們的真值。(1)［X1］原=11011；(2)［X2］反=11011；(3)［X3］補=11011；(4)［X4］補=10000。（1分）

一單選題(共50題，總分值50分)1.答案：A解析過程：2.答案：A解析過程：3.答案：D解析過程：4.答案：B解析過程：5.答案：C解析過程：6.答案：D解析過程：7.答案：C解析過程：8.答案：C解析過程：9.答案：A解析過程：10.答案：C解析過程：11.答案：B解析過程：12.答案：D解析過程：13.答案：D解析過程：14.答案：B解析過程：15.答案：C解析過程：16.答案：E解析過程：17.答案：A解析過程：18.答案：B解析過程：19.答案：A解析過程：20.答案：A解析過程：21.答案：A解析過程：22.答案：A解析過程：23.答案：B解析過程：24.答案：C解析過程：25.答案：D解析過程：26.答案：D解析過程：27.答案：D解析過程：28.答案：B解析過程：29.答案：D解析過程：30.答案：A解析過程：31.答案：C解析過程：32.答案：D解析過程：33.答案：C解析過程：34.答案：B解析過程：35.答案：D解析過程：36.答案：D解析過程：37.答案：C解析過程：38.答案：B解析過程：39.答案：A解析過程：40.答案：B解析過程：41.答案：A解析過程：42.答案：C解析過程：43.答案：D解析過程：44.答案：A解析過程：45.答案：C解析過程：46.答案：C解析過程：47.答案：C解析過程：48.答案：D解析過程：49.答案：D解析過程：50.答案：B解析過程：二多選題(共8題，總分值8分)51.答案：A,B解析過程：52.答案：A,D解析過程：53.答案：A,C解析過程：54.答案：C,D解析過程：55.答案：A,B,C,D解析過程：56.答案：C,D解析過程：57.答案：A,B,D解析過程：58.答案：A,B解析過程：三填空題(共15題，總分值15分)59.答案：2,8解析過程：60.答案：布爾,與,或,非,與非,或非,與或非,同或,異或解析過程：61.答案：RS=0解析過程：62.答案：ＯC,電源,負載解析過程：63.答案：邏輯表達式,真值表,邏輯圖解析過程：64.答案：４解析過程：65.答案：集電極開路門,線與解析過程：66.答案：時間,幅值,1,0解析過程：67.答案：飽和,轉(zhuǎn)折,線性,截止解析過程：68.答案：二進制,八進制,十六進制解析過程：69.答案：組合邏輯電路,時序邏輯電路解析過程：70.答案：Q=1、=0,Q=0、=1,Q解析過程：71.答案：交換律,分配律,結(jié)合律,反演定律解析過程：72.答案：1001110,116,78,4E解析過程：73.答案：邏輯代數(shù),邏輯電路解析過程：四判斷題(共20題，總分值20分)74.答案：F解析過程：75.答案：T解析過程：76.答案：T解析過程：77.答案：T解析過程：78.答案：T解析過程：79.答案：T解析過程：80.答案：T解析過程：81.答案：F解析過程：82.答案：F解析過程：83.答案：F解析過程：84.答案：F解析過程：85.答案：F解析過程：86.答案：T解析過程：87.答案：T解析過程：88.答案：T解析過程：89.答案：F解析過程：90.答案：F解析過程：91.答案：F解析過程：92.答案：F解析過程：93.答案：T解析過程：五簡答題(共50題，總分值50分)94.答案：解：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYprime_numberISPORT(bcd_in:INSTD_LOGIC_VECTOR(3DOWNTO0);f:OUTSTD_LOGIC);ENDprime_number;ARCHITECTUREbehaveOFprime_numberISBEGINWITHbcd_inSELECTf＜='1'WHEN"0100",'1'WHEN"0110",'1'WHEN"1000",'1'WHEN"1001",'1'WHEN"1010",'0'WHENOTHERS;ENDbehave;解析過程：95.答案：解：首先列出函數(shù)的真值表如下表所示。根據(jù)真值表可以直接畫出用PROM實現(xiàn)的陣列圖如下圖所示。解析過程：96.答案：cF?1=A?B?C+A?BC?+AB?C?+ABC=A?(B?⊕?C?)=A⊕B⊕CF2=A?B?C+A?B?1+AB??0+ABC=A?B?C+A?B+ABC=A?(B?C+B)+ABC=A?(C+B)+ABC=A?C+A?B+ABC=C(A?+AB)+A?B=C(A?+B)+A?B=A?C+A?B+BC本題的電路即是實現(xiàn)上述函數(shù)功能的邏輯電路，其中F1可以堪稱是3個變量的奇校驗器。解析過程：97.答案：解：本題主要是分清二極管組成的邏輯電路的邏輯功能。解析過程：98.答案：解：根據(jù)題意得狀態(tài)圖、狀態(tài)表：解析過程：99.答案：

由電路圖可寫出激勵函數(shù)、輸出函數(shù)：因為JK觸發(fā)器的次態(tài)方程為：當電平輸入x為0110101序列時電路的時間圖假定電路的初態(tài)Q為0，輸入x的序列為0110101，電路在時鐘脈沖CP控制下工作。下面先利用狀態(tài)圖作出時序電路的狀態(tài)響應(yīng)序列，而后再作時間圖。狀態(tài)響應(yīng)序列如下：解析過程：100.答案：解：EP、ET接“1”，計數(shù)器工作在計數(shù)狀態(tài)，當A=0時，計數(shù)器計到1001時，與非門輸出低電平，使端有效，允許從輸入端置數(shù)，在下一個時鐘脈沖來到時，將輸入端的0000送到輸出狀態(tài)Q3Q2Q1Q0，端又變?yōu)楦唠娖剑嫈?shù)器繼續(xù)計數(shù)。所以計數(shù)狀態(tài)從0000→0001→0010→0011→0100→0101→0110→0111→1000→1001再到0000進行循環(huán)計數(shù)，是一個10進制計數(shù)器；當A=1時，計數(shù)器計到1011時，與非門輸出低電平，使端有效，允許從輸入端置數(shù)，在下一個時鐘脈沖來到時，將輸入端的0000送到輸出狀態(tài)Q3Q2Q1Q0，端又變?yōu)楦唠娖?，計?shù)器繼續(xù)計數(shù)。所以計數(shù)狀態(tài)從0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011再到0000進行循環(huán)計數(shù)，是一個12進制計數(shù)器。所以，A=0：是10進制計數(shù)器；A=1：是12進制計數(shù)器。解析過程：101.答案：解：程序清單如下。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYabove5ISPORT(bcd_in:INSTD_LOGIC_VECTOR(3DOWNTO0);f:OUTSTD_LOGIC);ENDabove5;ARCHITECTUREbehaveOFabove5ISBEGINWITHbcd_inSELECTf＜='1'WHEN"0101",'1'WHEN"0110",'1'WHEN"0111",'1'WHEN"1000",'1'WHEN"1001",'0'WHENOTHERS;ENDbehave;解析過程：102.答案：（1）10進制計數(shù)器（2）10進制計數(shù)器（3）“101”序列檢測器解析過程：103.答案：功能：16進制計數(shù)器。信號作用：clock：時鐘；clear：異步清零；count：計數(shù)控制；q：狀態(tài)輸出解析過程：104.答案：解：（1）當CD=00時，=0，即=0，上面一排最左邊的譯碼器工作，此時當AB=0時，=0。因此，的邏輯表達式為。同理可以寫出其他幾個邏輯表達式為：（2）由（1）的分析可知該電路實現(xiàn)的是4-16線譯碼器的功能。其中A、B、C、D為譯碼輸出端，～為低電平有效的譯碼輸出端。該4-16線譯碼器沒有使能端（始終為有效電平0）。解析過程：105.答案：解：根據(jù)題目要求，可以得到如下狀態(tài)圖：根據(jù)狀態(tài)圖可得狀態(tài)表如下：對狀態(tài)表進行狀態(tài)分配，將A、B、C、D分別定義為00、01、10、11得Y-Z矩陣：根據(jù)Y-Z矩陣，可以得到電路的次態(tài)方程（注意從狀態(tài)表變?yōu)閅-Z矩陣時不要將C、D的次序搞錯）：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycheck_XULIisport(clk,reset,X:instd_logic;Z:outstd_logic);endcheck_y3;ArchitectureXULIofcheck_XULIistypestate_typeis(A,B,C,D);--用戶自己定義的枚舉類型signalstate:state_type;--信號聲明begindemo_process:process(clk,reset)--狀態(tài)轉(zhuǎn)移進程，clk,reset為敏感信號beginifreset='1'thenstate＜=A;--初始狀態(tài)為A，異步設(shè)置elsifclk'eventandclk='1'then--當clk上升沿到來時執(zhí)行下面的語句casestateiswhenA=＞ifX='1'thenstate＜=B;endif;whenB=＞ifX='0'thenstate＜=C;endif;whenC=＞ifX='1'thenstate＜=D;ELSEstate＜=A;endif;whenD=＞ifX='1'thenstate＜=A;ELSEstate＜=C;endif;endcase;endif;endprocess;output_p:process(state)--輸出變化進程，狀態(tài)為敏感信號begincasestateiswhenD=＞ifX='1'thenZ＜="1";--輸出值取決于輸入值與現(xiàn)態(tài)elseZ＜="0";endif;endcase;endprocess;endXULI;解析過程：106.答案：解：設(shè)與門的輸出為F1，或門的輸出為F2。對于與門：“有低出低，全高出高”；對于或門：“有高出高，全低出低”。它們的輸出波形如下圖所示。解析過程：107.答案：解：寫出原函數(shù)的“最小項之和”形式，并進行適當變換得：這里采用3-8線譯碼器74LS138和與非門實現(xiàn)，因為74LS138為輸出低電平有效的譯碼器，所以它的輸出對應(yīng)為輸入變量最小項之非，因此只需將函數(shù)的輸入變量A、B、C分別與譯碼器的輸入端C、B、A相連，讓譯碼器的使能輸入端G1，，全部直接接有效電平，便可在輸出端得到3個變量的8個最小項的非（～）。再將相應(yīng)的最小項的非送至與非門的輸入端即可。邏輯電路如下圖所示。解析過程：108.答案：解：狀態(tài)圖、狀態(tài)表為：解析過程：109.答案：解：由電路圖直接寫出輸出函數(shù)表達式為：Z=，Y=D+C，X=BCD++，W=ACD+AB列真值表如下表所示，這里應(yīng)注意，因為輸入為余3碼，所以6種非法碼0000、0001、0010、1101、1110、1111不可能出現(xiàn)，表中沒有列出。由真值表可以看出，輸出為8421BCD碼。解析過程：110.答案：解：2個2位二進制數(shù)相乘，積最多為4位，設(shè)乘積為P=P4P3P2P1。列真值表如下表所示。由真值表畫出卡諾圖如下圖所示（P4較簡單不需要卡諾圖），由卡諾圖可得輸出表達式為：由以上表達式，可以畫出由“與非”門組成的邏輯電路圖如下圖所示。本題也可以直接列乘法豎式：解析過程：111.答案：解：由雙4選1數(shù)據(jù)選擇器的功能和本題的連接圖可知，電路的輸出表達式為：F(X,Y,W,Z)=X?Y?W?+X?YW??Z??+XY?0=XY?W??+X?Y(W+Z)+XY?=X?Y?W?+X?YW+X?YZ+XY?畫出卡諾圖驗證可知，該表達式即是最簡與或表達式。解析過程：112.答案：解：設(shè)與非門的輸出為F1，或非門的輸出為F2。對于與非門：“有低出高，全高出低”；對于或非門：“有高出低，全低出高”。它們的輸出波形如下圖所示。解析過程：113.答案：(1)(0001100110010001.0111)BCD=(1991.7)10;(2)(137.9)10=(010001101010.1100)余3;(3)(1011001110010111)余3=(1000000001100100)BCD;解析過程：114.答案：解：當C=1時，三態(tài)門輸出為高阻狀態(tài)。從TTL與非門電路可知，輸入為高阻態(tài)（等同于懸空）時，相當于輸入為高電平解析過程：115.答案：解：當M=0時，計數(shù)器計到0100時，與非門輸出低電平，使端有效，允許從輸入端置數(shù)，在下一個時鐘脈沖來到時，將輸入端的0000送到輸出狀態(tài)Q3Q2Q1Q0，端又變?yōu)楦唠娖?，計?shù)器繼續(xù)計數(shù)。所以計數(shù)狀態(tài)從0000→0001→0010→0011→0100再到0000進行循環(huán)計數(shù)，實現(xiàn)5進制計數(shù)器。當M=1時，計數(shù)器計到1110時，與非門輸出低電平，使端有效，允許從輸入端置數(shù)，在下一個時鐘脈沖來到時，將輸入端的0000送到輸出狀態(tài)Q3Q2Q1Q0，端又變?yōu)楦唠娖剑嫈?shù)器繼續(xù)計數(shù)。所以計數(shù)狀態(tài)從0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110再到0000進行循環(huán)計數(shù)，實現(xiàn)15進制計數(shù)器。電路圖如下：解析過程：116.答案：解：由8選1數(shù)據(jù)選擇器的功能和本題的連接圖可知，當ABC取值為000、011、101、110（0、3、5、6）4組值時，F(xiàn)=D；當ABC取值為001、010、100、111（1、2、4、7）4組值時，F(xiàn)=。因此，輸出F的表達式為：F=A?B?C?D+A?B?CD?+A?BC?D?+AB?C?D?+AB?CD+ABC?D+ABCD?=A?B?(C?D+CD?)+A?B(C?D?+CD)+AB?(C?D?+CD)+AB(C?D+CD?)=(A?B?+AB)(C?D+CD?)+(A?B+AB?)(C?D?+CD)=(A?⊕B?)(C⊕D)+(A⊕B)(C?⊕D?)=A⊕B⊕C⊕D可見，該電路可以實現(xiàn)將4個輸入變量A、B、C、D進行異或的功能，而由教材第一章的奇偶校驗碼部分又可知，異或可以檢測輸入中1個數(shù)的奇偶性。因此，該電路實現(xiàn)的是一個4變量的奇校驗器，當4位變量中有奇數(shù)個1時輸出F為1，否則輸出F為0解析過程：117.答案：解：EP、ET接“1”，計數(shù)器工作在計數(shù)狀態(tài)，當計數(shù)器計到1001時，與非門輸出低電平，使端有效，允許從輸入端置數(shù)，在下一個時鐘脈沖來到時，將輸入端的0011送到輸出狀態(tài)Q3Q2Q1Q0，端又變?yōu)楦唠娖?，計?shù)器繼續(xù)計數(shù)。所以計數(shù)狀態(tài)從0011→0100→0101→0110→0111→1000→1001再到0011進行循環(huán)計數(shù)，是一個7進制計數(shù)器。解析過程：118.答案：(1)011010000011;(011010000011)BCD=(683)10=(1010101011)2(2)01000101.1001;(01000101.1001)BCD=(45.9)10=(101101.1110)2解析過程：119.答案：解：由電路圖直接寫出輸出表達式：F=A+BC+BD真值表如下表所列，由真值表可知該電路實現(xiàn)的功能是：判斷輸入的十進制數(shù)是否對于或等于5，可以實現(xiàn)4舍5入功能。解析過程：120.答案：解析過程：121.答案：解

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由電路圖可寫出激勵函數(shù)、輸出函數(shù)：將電路的次態(tài)方程反映到卡諾圖上加上輸出得狀態(tài)表、狀態(tài)圖為：假定電路的初態(tài)Y1Y0為00，輸入x的序列為0110110，電路在時鐘脈沖CP控制下工作。下面先利用狀態(tài)圖作出時序電路的狀態(tài)響應(yīng)序列，而后再作時間圖。狀態(tài)響應(yīng)序列如下：解析過程：122.答案：解：由8選1數(shù)據(jù)選擇器的功能和本題的連接圖可知，電路的輸出表達式為：F(G1,G0,X,Z)=G?1G?0X?Z+G1G0X??1+G?1G0X?Z+G1G?0X?Z+G1G?0XZ?+G1G0X?Z?+G1G0XZ=G?1?G?0(X?Z+X)+G?1G0XZ+G1G?0(X?Z+XZ?)+G1G0(X?Z?+XZ)=G1?G?0(X+Z)+G?1G0XZ+G1G?0(X⊕Z)+G1G0(X?⊕?Z?)綜上分析可知，電路在G1、G0的控制下，輸入X、Z和輸出Y之間關(guān)系的功能表如下表所示。解析過程：123.答案：解：74LS161（1）芯片在計數(shù)到1111時，產(chǎn)生進位輸出C，經(jīng)反相器使端有效，下一個時鐘觸發(fā)使得輸入端1001到狀態(tài)輸出，繼續(xù)計數(shù)，形成7進制計數(shù)器。同時這個反相器信號作為74LS161(2)的時鐘輸入進行計數(shù)，當計數(shù)到1111時，也產(chǎn)生進位輸出C，經(jīng)反相器使端有效，下一個時鐘觸發(fā)使得輸入端0111到狀態(tài)輸出，繼續(xù)計數(shù)，形成9進制計數(shù)器。這兩級的計數(shù)，使得Y與CP的頻率之比為1：63。解析過程：124.答案：（1）本程序?qū)崿F(xiàn)的是三人表決器的功能，a、b、c為參與表決的變量輸入，1表示同意；0表示反對。f為表決結(jié)果的輸出，1表示通過，0表示被否決。（2）本程序?qū)崿F(xiàn)的是三態(tài)門的功能，當使能信號en為1時，輸入數(shù)據(jù)din直接送到dout端口上；否則輸出端口為高阻狀態(tài)。（3）本程序?qū)崿F(xiàn)的是8位單向總線緩沖器的功能，當使能信號en為1時，8位輸入數(shù)據(jù)a直接送到輸出端b；否則輸出端為高阻狀態(tài)。（4）本程序?qū)崿F(xiàn)的是8位雙向總線緩沖器的功能，當使能信號en和方向信號dir同時為1時，8位數(shù)據(jù)從ain傳送到bout；直接送到輸出端b；當使能信號en為1，而方向信號dir為0時，8位數(shù)據(jù)從bin傳送到aout；直接送到輸出端；否則輸出端為高阻狀態(tài)。（5）本程序?qū)崿F(xiàn)的是對8位輸入數(shù)據(jù)din求補的功能，補數(shù)輸出為dout。解析過程：125.答案：(1)(111000)Gray=(101111)2(2)(10101010)Gray=(11001100)2解析過程：126.答案：解：（1）設(shè)輸入的8421BCD碼用B8、B4、B2、B1表示，輸出的余3碼用E4、E3、E2、E1表示。首先列出8421BCD碼到余3碼轉(zhuǎn)換的真值表如下表所示。由真值表畫出輸出函數(shù)的卡諾圖如下圖所示。假設(shè)選擇B8、B4作4選1數(shù)據(jù)選擇器的地址端，B8、B4的4種取值組合可將整個卡諾圖劃分成4個二變量的子卡諾圖，如圖中虛線所示。各子卡諾圖內(nèi)所示的函數(shù)就是與其地址端相對應(yīng)的數(shù)據(jù)輸入端Di。分別化簡圖中的每個子卡諾圖可得到各數(shù)據(jù)輸入端的表達式為：最后，根據(jù)以上表達式畫出邏輯電路圖如下圖所示設(shè)輸入的余3碼用E4、E3、E2、E1表示，輸出的8421BCD碼用B8、B4、B2、B1表示。首先列出余3碼到8421BCD碼轉(zhuǎn)換的真值表如下表所示。由真值表畫出輸出函數(shù)的卡諾圖如下圖所示。假設(shè)選擇E4、E3作4選1數(shù)據(jù)選擇器的地址端，E4、E3的4種取值組合可將整個卡諾圖劃分成4個二變量的子卡諾圖，如圖中虛線所示。各子卡諾圖內(nèi)所示的函數(shù)就是與其地址端相對應(yīng)的數(shù)據(jù)輸入端Di。分別化簡圖中的每個子卡諾圖可得到各數(shù)據(jù)輸入端的表達式為：最后，根據(jù)以上表達式畫出邏輯電路圖如下圖所示。解析過程：127.答案：解：上升沿觸發(fā)的D觸發(fā)器，CP上升沿到來時，將該時刻D端的輸入送到輸出端。下降沿觸發(fā)的D觸發(fā)器，CP下降沿到來時，將該時刻D端輸入送到輸出端。注意直接復(fù)位和直接置位信號不受CP控制，具有優(yōu)先控制作用。設(shè)上升沿觸發(fā)的D觸發(fā)器的輸出為Q1，下升沿觸發(fā)的D觸發(fā)器的輸出為Q2，它們的輸出0000155005波形如下圖所示。解析過程：128.答案：(1)(1110010)2=(11100101)奇校驗碼=(11100100)偶校驗碼(2)(1010010)2=(10100100)奇校驗碼=(10100101)偶校驗碼解析過程：129.答案：解：EP、ET接“1”，計數(shù)器工作在計數(shù)狀態(tài)，當計數(shù)器計到1010時，與非門輸出低電平，使端有效，異步清零起作用，輸出Q3Q2Q1Q0狀態(tài)立即為0000，端又變?yōu)楦唠娖?，計?shù)器繼續(xù)計數(shù)。所以計數(shù)狀態(tài)從0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010（立即回到0000），是一個10進制計數(shù)器。解析過程：130.答案：可以用置數(shù)法或置零法，如用置數(shù)法，只要將Q3Q1Q0接與非門的輸入，輸出接74LS161的就行，電路圖為：解析過程：131.答案：解：設(shè)按鍵按下的狀態(tài)為1，沒按下為0；F為鎖是否打開信號，打開時F為1，否則為0；G為是否報警信號，輸出1時報警，輸出0時不報警。根據(jù)題意列真值表如下表所示。根據(jù)真值表可以畫出F和G的卡諾圖如下圖所示，由卡諾圖的輸出表達式為：用“與非”門實現(xiàn)該功能的電路圖如下圖所示。解析過程：132.答案：用邏輯代數(shù)的公式、定理和規(guī)則將下列邏輯函數(shù)化簡為最簡“與或”表達式。解析過程：133.答案：(1)+0.00101,[+00101]原=[+00101]反=[+0.00101]補(2)-0.10000,[-0.10000]原=1.10000,[-0.10000]反=1.01111,[-100000]補=1.10000(3)-0.11011,[-0.11011]原=1.11011[-0.11011]反=1.00100[-0.11011]補=1.00101(4)+10101,[_10101]原=[+10101]反=[+10101]補(5)-10000,[-10000]原=110000[-10000]原=101111[-10000]補=110000(6)-11111,[-11111]原=111111[-11111]反=100000[-11111]補=100001解析過程：134.答案：(1)1101;(1101)?=(13)10=(15)8=(D)16(2)101110;(101110)2=(