小度寫范文 靜電放電人體模型hbm模板

1、靜電放電人體模型測試標準EIA/JEDEC中的問題研究靜電放電人體模型hbm摘要：通過具體的實例說明目前的靜電放電 (Electrostatic Discharge, ESD)人體模型測試標準EIA/JEDEC尚存在一些需要完善的問 題。目前的標準EIA/JEDEC中缺少對起始測試電壓的規(guī)定，導致有些測試直接從千伏(kV) 量級的高壓開始進行，造成一些設計不良的ESD防護器件在低壓發(fā)生失效的狀況可能被漏檢 的后果。本文研究對象為一個漏端帶N阱鎮(zhèn)流電阻(Nwell-ballast)的GGNMOS(Gate-Grounded NMOS)型ESD防護結構。用Zapmaster對它做人體模型(Huma

2、n Body Model, HBM)測試，發(fā) 現從1Kv起測時，能夠通過8Kv的高壓測試；而從50V起測時，卻無法通過350V。TLP測試 分析的結果顯示此現象確實存在。本文詳細剖析了該現象產生的機理，并采用OBIRCH失效分 析技術對其進行了佐證。因該問題具有潛在的普遍性，因此提出了對目前業(yè)界廣泛采用的 EIA/JEDEC測試標準進行補充完善的建議。關鍵詞：靜電放電；人體模型；EIA/JEDEC測試標準A Case Study of Problems in EIA/JEDEC HBM ESD Test StandardHAN Yan, HUO Ming-xu, SONG Bo (ZJU-UC

3、F Joint ESD Lab, Department of Information Scienceand Electronics Engineering, Zhejiang University, Hangzhou310027,China)Abstract: There is a current need for modification ofEIA/JEDEC Human-Body Model (HBM) Electrostatic Discharge (ESD) test standard, which does not define start and step test voltag

4、es. Some measurements start at several kilo-volts, which ignore that ESD protection devices might fail under low voltage stresses. A Gate-Grounded NMOS (GGNMOS) structure with an Nwell-ballast resistor connecting its drain and PAD is investigated for HBM ESD sustaining levels in this paper. When tes

5、ted with a Zapmaster starting from 1 kilo-volts, the withstand voltage exceeds 8 kilo-volts, whereas the structure failed at 350 volts when the test initiates from 50 volts. The test results from a Transmission-Line Pulsing (TLP) system validate the phenomenon. The reason for the failure is also stu

6、died and confirmed with OBIRCH Failure Analysis (FA) results. To address this general issue, a suggestion for improving the present EIA/JEDEC HBM ESD test standard for industry applications is made. Key Words: Electrostatic Discharge, Human Body Model, EIA/JEDEC Test Standard1引言隨著微電子技術的發(fā)展和集成電路(Integ

7、rated Circuit, IC)工藝的進步，ESD引起的集成電路器件失效的幾率越來越大， 其防護設計引發(fā)業(yè)界的高度重視1-3。進行ESD研究最廣泛使用的是人體模型(Human Body Model, HBM)，其測試標準目前有美國軍標MIL-STD-883F Method 3015.74、美國靜電協(xié)會 的ESDA STM5.1-20075、電子工業(yè)協(xié)會的JEDEC EIA/JESD22-A114-D6和汽車電子協(xié)會的 AEC-Q100-002-D7等幾個基本等價的標準。在這些標準中JEDEC標準在業(yè)界被廣泛應用。在 JEDEC標準中規(guī)定了每個ESD電壓下對于不同管腳的測試組合、測試極性、重

8、復次數以及重 復測試間隔時間等，然而卻沒有規(guī)定起始測試電壓和測試電壓步長增量。對于同樣是4kV的 測試，有的會從1 kV開始，增量500V，有的從2kV開始，有的甚至就直接測試4kV看能否通 過。這樣就會存在一個漏洞，即存在失效窗口 8的不良防護設計可能因無法檢測出來而蒙混 過關。而在STM5. 1標準中給出了簡單的建議來克服這種失效窗口問題；在AEC標準中也有對 起始電壓和步進電壓的建議。但在目前國內業(yè)界廣泛采用的EIA/JEDEC標準中，卻還沒有這 方面的條文規(guī)定。失效窗口問題在以往的一些文獻中曾被多次討論：在文獻8中，輸入端的ESD保護電路通過了高量級電壓和低量級電壓的測試，卻在中等量級

9、電壓的測試中失效。這樣就產生了一個失效窗口。Duvvury et. al.在設計一種兩級保護電路時也碰到失效窗 口的問題：采用一個橫向晶閘管（Silicon ControlledRectifier，SCR）與用電阻相連的GGNMOS 作為輸入端的保護電路，如果兩級保護電路沒有適當的優(yōu)化將會在ESD從低電壓遞增到高電 壓過程中產生失效窗口9；還有其它情況，也會造成失效窗口的存在。比如在回滯器件的多 叉指設計中，由于各叉指的不均勻開啟可能會造成失效窗口 10；又比如在某些工藝下由于 ESD造成的軟擊穿也是造成失效窗口的一個原因11。不同的失效標準會影響失效窗口的大 小，失效窗口的存在肯定會影響到產

10、品的魯棒性和壽命。因此，ESD測試標準應該要能夠檢 測出產品中潛在的失效窗口問題。目前業(yè)界可以接受的基本HBM靜電級別為2kV，而更安全的級別是4kV。本文研究對象是帶有N阱鎮(zhèn)流電阻（Nwell Ballast）的柵接地NMOS （Gate-Grounded NMOS, GGNMOS）防護結構，作為全芯片的I/O保護和VDD-VSS保護，以期 達到HBM 4kV的防護能力。通過這個實例分析所采用的測試標準EIA/JEDEC存在的問題。2基于N阱鎮(zhèn)流電阻GGNMOS的ESD防護結構圖1本文研究的帶漏極N阱鎮(zhèn)流電阻Rw的GGNMOS電路圖和版圖分別如圖1和圖2所示GGNMOS防護結構采用多叉指結構

11、， 引入N阱鎮(zhèn)流電阻的目的是增加多叉指的開啟均勻性以提高防護能力。版圖采用0.35umCMOS 工藝。一個NMOS電容作為被防護對象，或稱柵監(jiān)視器（gate-monitor）。該工藝的柵電極靜 態(tài)擊穿電壓為24V。3HBM和TLP測試結果采用的HBM測試系統(tǒng)儀型號為KEYTEK ZAPMASTER7/4，測試標準為JEDEC EIA/JESD22 -A114E。失效標準定 義為當被打擊管腳之間在12V直流電壓下直流通路電流達到或超過1A。圖2采用高起始電壓、大步進測試時，起始電壓設為1kV，步進電壓設為500V，測試終止電壓設 為8kV。采用低起始電壓、小步進測試時，起始電壓設為50V，步進電

12、壓設為50V，測試終止 電壓設為1kV。測試結果見表1。從表1結果看，在不同起始電壓下的測試，得到兩個截然不 同的結果。在1kV的高起始電壓下測試，器件在8kV下仍能通過，似乎設計很成功。然而在 50V低起始電壓條件下測試，卻得到350V失效的結果。表1表2 對此現象，我們用 Barth 4002 TLP （Transmission Line Pulsing） 12ESD 專用測試設備對該 結構進行了 I-V曲線分析TLP測試采用的上升時間為10ns，脈寬為100ns。測試原理是在 每個TLP脈沖打擊后用1.1*VDD的直流電壓加在防護結構上進行漏電流大小的測試。失效標 準為漏電達到1A。在高

13、低兩種不同起始電壓下進行TLP測試的結果見表2,其中等效失效 電壓換算公式為VESD=1.5k*It2+Vt213，I-V曲線見圖3和圖4。表2顯示與表1相似的結 果。從高電壓（換算對應TLP 25V的輸出）開始測試，器件失效電壓很高，達11kV以上；而 從低電壓（TLP 0V輸出）開始測試，器件在幾百伏的電壓下就發(fā)生了失效。4失效機理分析及OBIRCH的失效分析驗證上述ESD防護結構出現防護漏洞或稱失效窗口的原因，我們分析認為是由于鎮(zhèn)流電阻阻值設計不當引起的。N阱鎮(zhèn)流電阻在增加 GGNMOS各叉指導通均勻性的同時也增加了防護器件的觸發(fā)開啟電壓Vt1。若N阱阻值設計過 大使Vt 1過高，甚至高

14、于被保護器件的柵氧擊穿電壓，則會導致在防護結構還未被開啟之前， 被保護電路因柵氧擊穿而造成失效。圖3圖4圖5 當測試從低電壓開始進行時，由于開啟電壓Vt1設計得過高，防護結構未能打開，內部被防護 結構先被擊穿。從圖4看，被測器件（DUT）上的擊穿電壓（即橫坐標值）為36V，剛好為柵 極靜態(tài)擊穿電壓24V的1.5倍（在ESD脈沖狀態(tài)下柵氧的擊穿電壓要大于靜態(tài)擊穿電壓，一 般認為有1.5倍的關系14）。而當測試從高電壓開始時，由于高電壓能使防護器件觸發(fā)開啟， 對被保護電路起到了防護作用，所以內部器件（本案中為NMOS電容）不會擊穿。這時如果防 護器件本身（GGNMOS）也有很強的魯棒性，則整個電路

15、就能通過很高防護級別的測試。為了印證該分析，我們切除了被保護管即NMOS電容，以去除它的過早擊穿對整個測試進程的影 響，單對防護結構本身做了 TLP測試。測試結果顯示該防護結構的觸發(fā)電壓Vt 1高達39V（見 圖5），確實高于被保護器件NMOS監(jiān)視器柵氧的動態(tài)擊穿電壓36V。從更詳細的測試數據可知， DUT上的39V電壓對應TLP的22.5V輸出脈沖電壓。為了使分析更具說服力，我們還做了 OBIRCH (Optical Beam Induced Resistor Chang)失效分析。OBIRCH 即光束感應電阻 變化技術，是利用激光束在器件表面掃描，激光束的能量轉化為熱量，如果互連線中存在缺

16、 陷或者空洞，這些區(qū)域附近的熱量傳導不同于其他材料完整的區(qū)域，這將引起局部溫度變化， 從而引起電阻值改變ARo將熱引起的電阻變化和電流變化聯(lián)系起來，將電流變化的大小與 所成像的像素亮度對應，像素的位置和激光掃描到的位置相對應。這樣就可以利用OBIRCH成 像進行失效定位了。圖6圖7 低起始電壓測試后芯片的OBIRCH失效分析照片如圖6所示。圖中上面失效點處為串聯(lián)電阻Rs的金屬連線部位，下面失效點處為 被保護的NMOS柵電容。從圖中可見防護器件GGNMOS本身沒有失效。高起始電壓測試后芯片 的OBIRCH失效分析照片如圖7所示，失效發(fā)生在帶N阱鎮(zhèn)流電阻的多叉指GGNMOS防護結構 本身，被保護的

17、NMOS柵電容沒有損壞。失效分析結果印證了 HBM測試以及TLP測試的結果。 經過以上理論分析和失效分析驗證，我們知道觸發(fā)電壓Vt1設計過高帶來防護功能失效這一 問題，應該引起ESD設計人員的充分注意。就本文所舉具體防護實例而言，為了進一步證明 Vt1過高是鎮(zhèn)流電阻過大引起的，我們將Rw阻值減半再進行了對比實驗。減半后的TLP測試 結果如圖8所示，Vt1明顯減小，從39V變?yōu)?4V，小于36V的MOS管柵動態(tài)擊穿電壓。這樣 就能夠有效保護其后的被保護管柵極不被擊穿。從圖8可以推算出此時的防護電壓級別為 3.9Kv左右，防護功能正常。5討論及對HBM測試標準的改進建議圖8集成電路產品需要進行ES

18、D HBM耐壓級別的測試，但一些ESD防護結構的設計存在失效窗口。 而目前的測試標準EIA/JEDEC未規(guī)定測試的起始電壓和步進增量，這樣的漏洞會導致一些不 良設計同樣會通過測試的檢驗，對產品的日后使用造成潛在的ESD失效威脅。從本文的分析 可見，HBM的測試應該從比較低的電壓開始，而步長增量也不應太大，增量過大同樣會造成 跳過失效窗口埋下隱患的潛在危險。然而為了盡可能的節(jié)省測試時間或測試成本，可以采用 比如在低起點時用較小步長增量，而到達較高電平后再改用較大步長增量的方法等等(即像 其它標準中已有規(guī)定的一樣)。總之，產業(yè)界和學術界對這一問題應有所重視，在今后的測試 標準修訂中應加入對測試起點

19、、測試增量的規(guī)定。參考文獻1 Liou, J.J,Salcedo, J.A, Liu, Z.W. Robust ESD Protection Solutions in CMOS/BiCMOS Technologies .Proc. Int Workshop on Electron Devices and Semiconductor Technology, 2007, :p.41-45 .2 CUI Qiang, HAN Yan, DONG Shu-rong, LIOJuin-jie. A robustpolysilicon-assisted SCR in ESD protection appl

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