EDA技術與數(shù)字系統(tǒng)設計第5章--可編程邏輯器件課件

1、第5章 可編程邏輯器件 5.1 可編程邏輯器件的基本結構及分類 5.2 低密度可編程邏輯器件GAL 5.3 復雜可編程邏輯器件CPLD 5.4 現(xiàn)場可編程門陣列(FPGA)的基本結構 5.5 其他可編程器件 5.1 可編程邏輯器件的基本結構及分類 5.1.1 概述 可編程邏輯器件是20世紀70年代發(fā)展起來的一種新型邏輯器件。它以其獨特的優(yōu)越性能，一出現(xiàn)就受到了人們的青睞。它不僅速度快、集成度高，并且?guī)缀跄茈S心所欲地完成用戶定義的邏輯功能(do as you wish)，還可以加密和重新編程，其編程次數(shù)最大可達1萬次以上。使用可編程邏輯器件可以大大簡化硬件系統(tǒng)、降低成本、提高系統(tǒng)的可靠性、靈活性

2、和保密性。 5.1.2 基本結構及分類 1. 基本結構 PLD的基本結構如圖5.1所示。電路的主體是由門構成的與陣列和或陣列，邏輯函數(shù)要靠它們實現(xiàn)。為了適應各種輸入情況，與陣列的每個輸入端都有輸入緩沖電路，從而使輸入信號具有足夠的驅動能力，并產(chǎn)生原變量(A)和反變量()兩個互補的信息。 圖5.1 PLD的基本結構框圖 2. PLD器件的分類 1) 按可編程的部位分類 如圖5.1所示，在PLD的各個方框中，通常只有部分可以編程或組態(tài)。根據(jù)它們的可編程情況，一般分為以下幾類： (1) 可編程只讀存儲器PROM(Programmable Read-Only Memory)：PROM的基本結構包括一個

3、固定的與陣列，其輸出加到一個可編程的或陣列上。PROM大多用來存儲計算機程序和數(shù)據(jù)，此時固定的輸入用作存儲器地址，輸出是存儲器單元的內(nèi)容，如圖5.2所示。 (2) 可編程邏輯陣列PLA(Programmable Logic Array)：PLA是由可編程的與陣列和可編程的或陣列構成的，在實現(xiàn)邏輯函數(shù)時有極大的靈活性，但是這種結構編程困難，且造價昂貴，如圖5.3所示。圖5.2 PROM的陣列結構 圖5.3 PLA的陣列結構 (3) 可編程陣列邏輯PAL(Programmable Array Logic)：PAL器件結合了PLA的靈活性及PROM的廉價和易于編程的特點。其基本結構包括一個可編程的與

4、陣列和一個固定的或陣列，其陣列結構如圖5.4所示。圖5.4 PAL(GAL)的陣列結構 (4) 通用邏輯陣列GAL(Generic Array Logic)：GAL器件是在其他PLD器件的基礎上發(fā)展起來的邏輯芯片，它的結構繼承了PAL器件的與或結構，并在這一基礎上有了新的突破，增加了輸出邏輯宏單元(OLMC)結構。 以上各種PLD的主要區(qū)別如表5.1所示。表5.1 PLD 的 分 類分 類與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài) 2) 按編程方法分類 最初的ROM是由半導體生產(chǎn)廠制造的，陣列中各點間的連線用廠家專門為用戶設計的掩

5、膜板制作，因而稱為掩膜編程，一般用來生產(chǎn)存放固定數(shù)據(jù)和程序的ROM等。 由于設計掩膜成本高，有一定的風險，因此人們又研制了一種熔絲編程的PROM，如圖5.5所示，其中每個橫線與縱線的交點處皆做有熔絲，因而任何一條橫線與縱線都是相連的，編程時利用某一形式特殊的高幅度的電流將熔絲燒斷即可。 圖5.5 熔絲編程PROM示意圖 圖5.6 PN結擊穿法PROM 第三類編程方式稱為可擦除PROM，簡稱EPROM(Erasable Programmable ROM)，其編程“熔絲”是一只浮柵雪崩注入型MOS管，其結構如圖5.7所示。編程時，在G2柵上注入電子來提高MOS的開啟電壓，從而達到編程的目的。圖5.

6、7 EPROM的“熔絲”結構(a) 結構圖；(b) 邏輯符號；(c) EPROM的外形圖 EPROM器件的上方有一個石英窗(如圖5.7(c)所示)，就是為擦去編程信息而設置的。擦除時將器件放在紫外線處照射20 min即可。正常運用時，應用黑色膠紙將其封住。 另一種可擦除的PROM器件稱為EEPROM或稱E2PROM，它是一種電擦除的可編程器件，其編程“熔絲”與EPROM結構相仿。 還有一種快閃存儲器(Flash memory)，它是采用一種類似于EPROM的單管浮柵結構的存儲單元，制成了新一代用電信號擦除的可編程ROM。 圖5.8 SRAM的基本存儲單元結構 綜上所述，ROM的編程方法是按掩膜

7、ROMPROMEPROME2PROM次序發(fā)展的。通常把一次性編程的(如PROM)稱為第一代PLD，把紫外光擦除的(如EPROM)稱為第二代PLD，把電擦除的(如E2PROM)稱為第三代PLD。 第二代、第三代PLD器件的編程都是在編程器上進行的。在系統(tǒng)編程(ISP)器件的編程工作可以不用編程器而直接在目標系統(tǒng)或線路板上進行，因而稱第四代PLD器件。 3) 按集成密度分類 按集成密度分類，PLD可分為低密度可編程邏輯器件(LDPLD)和高密度可編程邏輯器件(HDPLD)。歷史上，GAL22V10是低密度PLD和高密度PLD的分水嶺，一般也按照GAL22V10芯片的容量區(qū)分為LDPLD和HDPLD

8、。GAL22V10的集成密度根據(jù)制造商的不同，大致在500750門之間。如果按照這個標準，PROM、PLA、PAL和GAL器件均屬于低密度可編程邏輯器件(LDPID)，而EPLD、CPLD和FPGA則屬于高密度可編程邏輯器件(HDPLD)，如圖5.9所示。圖5.9 可編程邏輯器件的密度分類 (1) 低密度可編程邏輯器件(LDPLD)：低密度可編程邏輯器件包括PROM、PLA、PAL和GAL四種器件。 (2) 高密度可編程邏輯器件(HDPLD)：高密度可編程邏輯器件包括EPLD、CPLD和FPGA三種器件。 20世紀80年代中期，Altera公司推出了一種新型的、可擦除的可編程邏輯器件，稱為EP

9、LD(Erasable Programmable Logic Device)，它是一種基于EPROM和CMOS技術的可編程邏輯器件。 EPLD器件的基本邏輯單位是宏單元。宏單元由可編程的與或陣列、可編程寄存器和可編程I/O三部分組成。宏單元和整個器件的邏輯功能均由EPROM來定義和規(guī)劃。 5.2 低密度可編程邏輯器件GAL 5.2.1 GAL器件的基本結構 GAL(Generic Array Logic)器件是美國晶格半導體公司(Lattice Semiconductor)于1983年推出的一種可電擦寫、可重復編程，可設置加密的新型PLD器件。GAL器件采用電擦除技術，無需紫外線照射就可隨時進

10、行修改。由于其內(nèi)部具有特殊的結構控制字，因而它雖然芯片類型少，但編程靈活、功能齊全。 GAL和PAL的與陣列是相似的，但或陣列以及輸出寄存器被輸出邏輯宏單元OLMC(Output Logic Macro Cell)所取代了，其結構圖如圖5.10所示。圖5.10 GAL的結構框圖 (1) 輸入緩沖器：輸入端為引腳29，共有8個輸入。又因為輸出端是具有反饋的，也可以用作輸入端，所以可利用的輸入端總數(shù)為16個。 圖5.11 GAL16V8的電路結構圖 (2) 與陣列：它包含有32列和64行的與矩陣，32列表示8個輸入的原變量和反變量以及8個輸出反饋信號的原變量和反變量，相當于有32個輸入變量。64行

11、表示8個輸出的8個乘積項，相當于與矩陣有64個輸出，即產(chǎn)生64個乘積項?？删幊痰呐c陣列有2048個可編程單元，圖上表示為2048個碼點。 (3) 輸出邏輯宏單元(OLMC)：輸出引腳為1219共8個。輸出邏輯宏單元包括或門、異或門、D觸發(fā)器、4個4選1多路選擇器、輸出緩沖器等。 (4) 輸出電路：從宏單元中引出信號經(jīng)過三態(tài)門緩沖加以輸出。 另外，還有系統(tǒng)時鐘CP(引腳1)、輸出三態(tài)公共控制端OE(引腳11)、電源VCC(引腳20)和公共地(引腳10)。 OLMC的結構示意圖如圖5.12所示，其主要構成為或門G3，完成或操作。異或門G4完成極性選擇。 因為異或門控制變量為0時輸出與輸入相同，所以

12、當控制變量為1時，輸出與輸入相反。極性選擇還可以用來實現(xiàn)所需的乘積項。GAL的輸出只能實現(xiàn)小于8個乘積的函數(shù)，如果采用異或門，則可以把大于8項，而每項只含一個變量的函數(shù)化簡為一個乘積項。例如：Y=A+B+C+D+E+F+G+H+I (5-1)(5-2) 當輸入大于8項(如式(5-1)時，可以通過輸入端將其反變?yōu)槭?5-2)輸入，而邏輯功能不變，然后通過異或門G4再取反來還原成式(5-1)，從而完成大于8個項的乘積函數(shù)功能。圖5.12 輸出邏輯宏單元結構圖 在OLMC中還有D觸發(fā)器和4個多路選擇器，多路選擇器的功能如下。 (1) 乘積項輸入多路選擇器(PTMUX，Product Term Inp

13、ut Multiplexer)。PTMUX的數(shù)據(jù)信號分別來自地電平和本組與陣列的第一與項。 (2) 輸出多路選擇器(OMUX)。OMUX的數(shù)據(jù)信號分別來自D觸發(fā)器的Q端和異或門的輸出。 (3) 三態(tài)多路選擇器(TSMUX)。它用來從VCC、地電平、OE和第一與項這四路信號中選出一路信號作為輸出三態(tài)緩沖器的三態(tài)控制信號。 (4) 反饋多路選擇器(FMUX)。它用來從D觸發(fā)器的端、本級輸出、鄰級輸出和地電平這四路信號中選出一路作為反饋信號，反饋到與陣列。 GAL16V8、GAL20V8系列器件的OLMC有寄存器模式、復雜模式和簡單模式三種工作模式。用戶通過輸出引腳定義方程來設定OLMC的工作模式。

14、OLMC三種模式又可細分成七種邏輯組態(tài)，如表5.2所示。表5.2 三種模式和七種組態(tài)的關系工作模式邏 輯 組 態(tài)寄存器模式復雜模式簡單模式(1) 寄存器輸出組態(tài)；(2) 組合輸出組態(tài)；(3) 組合I/O組態(tài)；(4) 純組合輸出組態(tài)；(5) 無反饋組合輸出組態(tài)；(6) 有反饋組合輸出組態(tài)；(7) 相鄰輸入組態(tài) 5.2.2 GAL器件的介紹 1. GAL器件的命名方法及性能 常用GAL器件一般可分為普通型、通用型、異步型和在系統(tǒng)可編程型4個系列。GAL器件的命名方法如圖5.13所示。圖5.13 GAL器件命名方法圖5.14 GAL16V8的引腳圖(a) 雙列直插式；(b) 托架式表5.3 常用GA

15、L器件的主要參數(shù) 2. GAL20V8 GAL20V8與GAL16V8的主要區(qū)別是與門陣列的輸入行從后者的32行增加為40行，每兩行對應一個輸入，故GAL20V8最大輸入量為20個。而兩者的OLMC都是8個，所以最大輸出量都是8個。GAL20V8多了兩個輸入多路選擇器IMUX，第一個IMUX用來選擇引腳1或23作為輸入，第二個IMUX用來選擇引腳13或14作為輸入。除此以外，兩者在特性方面沒有區(qū)別。 由于結構上的變動，其行地址圖和結構控制字的配置也略有變化。比如，行地址039對應于與門陣列的40個輸入項，第40行為電子標簽，第4159行為廠家保留地址，其他均相同。結構控制字除注意到引腳號的變化

16、外，也沒有什么區(qū)別。圖5.15為GAL20V8的引腳圖。圖5.15 GAL20V8的引腳圖(a) 雙列直插式；(b) 托架式 3. GAL30V18 GAL30V18是采用E2CMOS工藝、FPLA結構的新一代GAL器件。其與門陣列和或門陣列都可編程。圖5.16是其引腳圖，圖5.17是其邏輯功能框圖。GAL39V18包含10個可編程的輸出邏輯宏單元OLMC，8個可編程的狀態(tài)邏輯宏單元SLMC，10個輸入邏輯宏單元ILMC和10個輸入/輸出邏輯宏單元IOLMC。其中SLMC對外沒有直接引腳，而是埋入式的，在邏輯設計時它只起中間變量的作用。兩個時鐘輸入用以分別控制輸入和輸出宏單元。圖5.16 GA

17、L39V18的引腳圖 圖5.17 GAL39V18的邏輯功能框圖 4. ispGAL16Z8 ispGAL16Z8是具有在系統(tǒng)可編程和實時在線診斷能力的器件。它可以不用專用的編程器而在用戶系統(tǒng)中利用5V電源隨時進行編程。其擦寫次數(shù)在1萬次以上。芯片內(nèi)部有一個電路用來產(chǎn)生必需的高壓編程控制信號。 5.2.3 應用GAL的設計 1. 設計說明 基本邏輯門為：與門、或門、與非門、或非門、異或門和異或非門(同或門)。由于這個設計要求12個輸入端，6個輸出端，因此選用GAL16V8芯片。根據(jù)電路需要，把2個OLMC的引腳作為專用輸入端，其他6個OLMC輸出引腳作為專用組合邏輯輸出，如圖5.18所示。編程

18、軟件可自動處理這項工作。此外，由于GAL16V8具有可編程極性功能，輸出電平可自行定義，因此本例采用高電平輸出有效。圖5.18 GAL16V8基本邏輯門引腳圖 2. 設計方法 基本邏輯門是簡單組合電路，用邏輯方程描述其邏輯功能很方便，6個方程如下： 與門：F1=A&B; 或門：F2=C#D; 與非門：F3=!(E&F); 或非門：F4=!(G#H); 異或門：F5=I$J; 同或門：F6=!(K$L);為了閱讀方便，加些注釋是必要的。設計源文件如下：MODULE GATEa,b,c,d,e,f pin 19,1,2,3,4,5; 引腳定義g,h,i,j,k,l pin 6,7,8,9,11,1

19、2;f1,f2,f3,f4,f5,f6 pin 18,17,16,15,14,13;x=.x.;常量定義equations 邏輯功能描述f1=a&b;f2=c#d;f3=!(e&f);f4=!(g#h);f5=i$j;f6=!(k$l);test_vectors 測試向量段(a,b,c,d,e,f,g,h,i,j,k,l - f1,f2,f3,f4,f5,f6)0,0,0,0,0,0,0,0,0,0,0,0 - 0,0,1,1,0,1;0,1,0,1,0,1,0,1,0,1,0,1 - 0,1,1,0,1,0;1,0,1,0,1,0,1,0,1,0,1,0 - 0,1,1,0,1,0;1,1,

20、1,1,1,1,1,1,1,1,1,1 - 1,1,0,0,0,1;END基本邏輯門的部分仿真波形如圖5.19所示。圖5.19 基本邏輯門的仿真波形 基本邏輯門的邏輯關系也可用真值表來描述。在下面的邏輯描述中，把同或門改為用真值表進行描述，其余部分相同。equations f1=a&b;f2=c#d;f3=!(e&f);f4=!(g#h);f5=i$j;truth_table(k,1 - f6)0,0 - 1；0,1 - 0；1,0 - 0；1,1 - 1；5.3 復雜可編程邏輯器件CPLD 5.3.1 CPLD的基本結構 早期的CPLD主要用來替代PAL器件，所以其結構與PAL、GAL基本相

21、同，采用了可編程的與陣列和固定的或陣列結構。再加上一個全局共享的可編程與陣列，把多個宏單元連接起來，并增加了I/O控制模塊的數(shù)量和功能。 可見，CPLD中包含3種邏輯資源。邏輯陣列單元、可編程I/O單元和可編程內(nèi)部互連資源。典型的復雜可編程邏輯器件CPLD有Lattice公司的ispLSI/pLSI系列器件和Altera公司的MAX系列器件等。其中MAX7128S的結構如圖5.20所示。 由圖5.20可見，CPLD的基本結構是由一個二維的邏輯塊陣列組成的，它是構成CPLD器件的邏輯組成核心，還有多個輸入/輸出塊以及連接邏輯塊的互連資源(由各種長度的連線線段組成，其中也有一些可編程的連線開關，它

22、們用于邏輯塊之間、邏輯塊與輸入/輸出塊之間的連接)。圖5.20 MAX7128S的結構 5.3.2 Altera公司的器件特點 Altera公司的產(chǎn)品可分為如下系列：Classic系列、MAX(Multiple Array Matrix)系列、FLEX(Flexible Logic Element Matrix)系列、APEX系列以及最近推出的ACE系列。 Altera公司的產(chǎn)品基本上屬于CPLD結構。它的內(nèi)部連線均采用集總式互聯(lián)通路結構，即利用同樣長度的一些連線實現(xiàn)邏輯之間的互聯(lián)。這種結構的互聯(lián)是集總式，任意兩邏輯單元之間的延時是相等并可預測的。Altera公司的FLEX系列芯片同時具有FP

23、GA和EPLD兩種結構的優(yōu)點，得到較廣泛的應用。圖5.21所示為Altera器件內(nèi)部互聯(lián)結構的演變過程。 圖5.21 Altera器件內(nèi)部結構的演變?nèi)诌B線；(b) 可編程連線陣列；(c) 增強型可編程連線陣列；(d) 快速通道連接表5.4 Altera器件的結構和工藝 1. FLEX10K系列器件 FLEX10K系列器件是高密度陣列嵌入式可編程邏輯器件系列。這類器件最大可達10萬個典型門，5392個寄存器；采用0.5 m CMOS SRAM工藝制造；具有在系統(tǒng)可配置特性；在所有I/O端口中有輸入/輸出寄存器；采用3.3 V或5.0 V工作模式。表5.5 FLEX10K(EPF10K1010K

24、100)器件特性 圖5.22給出了FLEX10K的結構框圖。每組LE連接到LAB，LAB被分成行和列，每行包含一個EAB。LAB和EAB由快速通道互相連接。IOE位于行通道和列通道的兩端。圖5.22 FLEX10K的結構框圖 1) 嵌入陣列塊(EAB) 嵌入陣列塊是一種在輸入、輸出端口上帶有寄存器的靈活RAM電路，用來實現(xiàn)一般門陣列的宏功能，適合實現(xiàn)乘法器、矢量標量、糾錯電路等功能。因為它很大也很靈活，所以還可應用于數(shù)字濾波和微控制器等領域。 EAB為驅動和控制時鐘信號提供了靈活的選擇，其結構如圖5.23所示。 圖5.23 FLEX10K的EAB 2) 邏輯陣列塊(LAB) FLEX10K的邏

25、輯陣列塊包括8個邏輯單元、相關的進位鏈和級聯(lián)鏈、LAB控制信號以及LAB局部互連線，如圖5.24所示。LAB構成了FLEX10K結構的“粗粒度”構造，可以有效地布線，并使器件的利用率和性能提高。圖5.24 FLEX10K的LAB 3) 邏輯單元(LE) LE是FLEX10K結構里的最小邏輯單位，它很緊湊，能有效地實現(xiàn)邏輯功能。每個LE含有一個4輸入的LUT、一個可編程的具有同步使能的觸發(fā)器、進位鏈和級聯(lián)鏈，如圖5.25所示。LUT是一種函數(shù)發(fā)生器，它能快速計算4個變量的任意函數(shù)。每個LE可驅動局部及快速通道的互連。圖5.25 FLEX10K的LE 4) 快速通道互連 在FLEX10K的結構中，

26、快速通道互連提供LE和I/O引腳的連接，它是一系列貫穿整個器件的水平或垂直布線通道。這個全局布線結構即使在復雜的設計中也可預知性能。而在FPGA中的分段布線卻需要開關矩陣連接一系列變化的布線路徑，這就增加了邏輯資源之間的延時并降低了性能。 行、列通道的進入可以由相鄰的LAB對其中的LE來轉換。例如，一個LAB中，一個LE可以驅動由行中的相鄰的LAB的某個特別的LE正常驅動的行、列通道。這種靈活的布線使得布線資源得到更有效的利用，如圖5.26所示。圖5.26 LAB到行或列互連 5) I/O單元(IOE) 一個I/O單元(IOE)包含一個雙向的I/O緩沖器和一個寄存器。寄存器可做輸入寄存器使用，

27、這是一種需要快速建立時間的外部數(shù)據(jù)輸入寄存器。IOE的寄存器也可當作需要快速“時鐘到輸出”性能的數(shù)據(jù)輸出寄存器使用。在有些場合，用LE寄存器作為輸入寄存器會比用IOE寄存器產(chǎn)生更快的建立時間。IOE可用作輸入、輸出或雙向引腳。MAX+plus編譯器利用可編程的反相選項，在需要時可以自動將來自行、列連線帶的信號反相。圖5.27所示為FLEX10K的I/O單元(IOE)。 圖5.27 FLEX10K的I/O單元(IOE) 2. MAX7000系列器件 MAX7000系列是高性能、高密度的CMOS CPLD，在制造工藝上采用0.8m CMOS E2PROM技術。其中MAX7000系列包含了多種不同類

28、型的器件，其主要性能指標如表5.6所示。MAX7000系列器件的主要特點如下： 高性能可擦除器件，采用第二代多陣列矩陣(MAX)結構； 集成密度門數(shù)可達10000門，可用門數(shù)為6005000門； 引腳之間的延時為6 ns，可達最高151.5 MHz的工作頻率； MAX7000S系列通過標準的JTAG接口，支持在系統(tǒng)編程(ISP)； 高性能的可編程連線陣列(PIA)提供一個高速的、延時可預測的互連資源網(wǎng)絡； 每個宏單元(MC)中可編程擴展乘積項(P-Terms)可達32個； 具有全面保護設計的可編程保密位； 具有獨立的全局時鐘信號； 可由2.5 V(MAX7000B)、3.3 V(MAX7000

29、A)、5.0V(MAX7000S)電源供電。表5.6 MAX7000系列器件的主要性能指標 MAX7000系列器件的結構如圖5.28所示。其中包括： 邏輯陣列塊LAB(Logic Array Block)； 宏單元(Macrocell)； 擴展乘積項(共享和并聯(lián))(Expender Product Term)； 可編程連線陣列PIA(Programmable Interconnect Array)； I/O控制塊(I/O Control Block)。圖5.28 MAX7000系列器件的結構 1) 邏輯陣列塊LAB MAX7000器件的結構主要由邏輯陣列塊LAB和它們之間的連線構成。每個邏輯陣

30、列塊由16個宏單元組成，多個LAB通過可編程連線陣列PIA和全局總線連接在一起。全局總線由所有的專用輸入、I/O引腳和宏單元饋給信號。LAB的輸入信號有： 來自PIA的36個信號； 全局控制信號； I/O引腳到寄存器的直接輸入通道。 2) 宏單元 MAX7000的宏單元由邏輯陣列、乘積項選擇矩陣和可編程觸發(fā)器三個功能塊組成，其結構如圖5.29所示。 邏輯陣列實現(xiàn)組合邏輯功能，給每個宏單元提供5個乘積項。乘積項選擇矩陣分配這些乘積項作為到或門和異或門的主要邏輯輸入，以實現(xiàn)組合邏輯函數(shù)，或者把這些乘積項作為宏單元中觸發(fā)器的輔助輸入，即清除、置位、時鐘和時鐘使能控制。 圖5.29 宏單元的結構 3)

31、 擴展乘積項 大多數(shù)邏輯函數(shù)雖然能夠用宏單元中的5個乘積項來實現(xiàn)，但某些邏輯函數(shù)較為復雜，要附加乘積項。為提供所需的邏輯資源，不利用另一個宏單元，而是利用MAX7000結構中共享和并聯(lián)擴展乘積項，作為附加的乘積項直接送到LAB的任意宏單元中。在實現(xiàn)邏輯綜合時，利用擴展項可保證用盡可能少的邏輯資源實現(xiàn)盡可能快的工作速度。 共享擴展項在每個LAB中有16個擴展項。它是由宏單元提供一個未使用的乘積項，并把它們反饋到邏輯陣列，便于集中管理使用。每個共享擴展乘積項可被LAB內(nèi)任何(或全部)宏單元使用和共享，以實現(xiàn)復雜的邏輯函數(shù)。 4) 可編程連線陣列(PIA) 通過PIA的可編程布線通道可把多個LAB相

32、互連接，構成所需的邏輯。它能夠把器件中任何信號源連接到目的地。所有的專用輸入、I/O引腳的反饋、宏單元的反饋均連入PIA中，并且布滿整個器件。圖5.30示出了來自PIA的信號是如何布線到LAB的。 圖5.30 PIA布線圖 5) I/O控制塊 I/O控制塊允許每個I/O引腳單獨地配置成輸入、輸出和雙向工作方式。所有I/O引腳都有一個三態(tài)緩沖器，它的使能端由OE1n、OE2n及VCC、GND信號中的一個控制。I/O控制塊的結構如圖5.31所示。 圖5.31 I/O控制塊的結構 5.3.3 Lattice 公司的器件產(chǎn)品 1. ispLSI系列器件介紹 ispLSI/pLSI系列器件是Lattic

33、e公司于20世紀90年代初推出的高性能大規(guī)模可編程邏輯器件，集成度在1000門到25000門之間，Pin-to-Pin(管腳到管腳)延時最小可達3.5ns，系統(tǒng)工作速度最高可達180MHz。器件具有在系統(tǒng)編程能力和邊界掃描能力，適合在計算機、儀器儀表、通信設備、雷達、DSP系統(tǒng)和遙測系統(tǒng)中使用。ispLSI/pLSI主要包括6個系列：ispLSI/pLSI1000、2000、3000、5000、6000和8000系列。各系列概況見表5.7。表5.7 Lattice公司ispLSI/pLSI各系列器件概況 表5.7中各系列器件的結構和性能相似，都具有在系統(tǒng)可編程能力，但各系列器件在用途上有一定的

34、側重點，因而在結構和性能上也略有不同。各系列器件的特點及適用范圍如下： (1) ispLSI1000/E系列器件是通用器件。 (2) ispLSI2000系列適合高速度系統(tǒng)設計。 (3) ispLSI3000系列是為復雜數(shù)字系統(tǒng)設計的。 (4) ispLSI6000系列是帶有存儲器的更高密度產(chǎn)品。 圖5.32 ispLSI1016的內(nèi)部結構 圖5.33 ispLSI1016的引腳圖(PLCC) 1) 全局布線池GRP(Global Routing Pool) 該區(qū)位于芯片的中央，其任務是將所有片內(nèi)邏輯聯(lián)系在一起，組成系統(tǒng)邏輯功能。 2) 通用邏輯模塊GLB(Generic Logic Bloc

35、k) GLB是圖5.32中GRP兩邊的小方塊，每邊8塊，共16塊。GLB是整個器件的邏輯核心。圖5.34是GLB的結構圖，它由與陣列、乘積項共享陣列、四輸出邏輯宏單元和控制邏輯組成。圖5.34 GLB結構 由圖5.35可見，乘積項共享陣列的輸入來自4個或門，而其4個輸出則用來控制該單元中的4個觸發(fā)器。至于哪一個或門送給哪一個觸發(fā)器不是固定的，而是靠編程決定的，一個或門輸出可以同時送給幾個觸發(fā)器，一個觸發(fā)器也可以同時接受幾個或門的輸出信息，有時為了提高速度，還可以跨過PTSA直接將或門輸出送至某個觸發(fā)器?？梢姡琍TSA的存在，使ispLSI1016在乘積項共享方面要比GAL的OLMC更靈活。圖5

36、.35 GLB的標準組態(tài) 3) 輸入/輸出單元IOC(Input Ouput Cell) 輸入/輸出單元有輸入、輸出和雙向I/O三類組態(tài)，由控制輸出三態(tài)緩沖電路使能端的 MUX來選擇。每個I/O單元還有一個有源上拉電阻，當I/O端不使用時，該電阻自動接上以避免因輸入懸空引入的噪聲和減小電路的電源電流。 4) 輸出布線區(qū)ORP(Output Routing Pool) 圖5.36是ORP的邏輯圖，它是介于GLB和IOC之間的可編程互聯(lián)陣列。陣列的輸入是8個GLB的32個輸出端；陣列有16個輸出端，分別與該側的16個IOC相連。通過對ORP的編程，可以將任一個GLB輸出靈活地送到16個I/O端的某

37、一個?？梢詫LB的編程和對外部引腳的排列分開進行，并可實現(xiàn)在不改變外部引腳排列的情況下修改芯片內(nèi)部的邏輯設計。圖5.36 ORP的邏輯圖 5) 時鐘分配網(wǎng)絡CDN(Clock Distribution Network) 時鐘分配網(wǎng)絡產(chǎn)生5個全局信號，CLK0、CLK1、CLK2、IOCLK0和IOCLK1，其結構如圖5.37所示。圖5.37 時鐘分配網(wǎng)絡的結構 2. ispMACH4A ispMACH4A系列是Lattice的又一款高級CPLD。它結構靈活、便于使用、易掌握、成本低。ispMACH4A器件的密度范圍為32512個宏單元，這些宏單元可百分之百地利用，全部引腳都輸出保留。它可在

38、5 V和3.3 V電壓下工作。 圖5.38 ispMACH4A的方框圖和PAL塊結構 在ispMACH4A結構中，宏單元通過邏輯分配器與乘積項巧妙連接，而I/O引腳經(jīng)由輸出開關矩陣與宏單元靈活相連。此外，可通過輸入開關矩陣選擇更多的輸入布線。這些資源的提供使設計更加靈活，效率更高。 宏單元與I/O單元的比率定義為PAL塊內(nèi)部的宏單元數(shù)與I/O單元數(shù)之比。ispMACH4A各器件的主要結構如表5.8所示。表5.8 ispMACH4A各器件的主要結構5.4 現(xiàn)場可編程門陣列(FPGA)的基本結構 5.4.1 FPGA的整體結構 圖5.39是FPGA的結構原理圖。從圖中可以看出，F(xiàn)PGA主要由三部分

39、組成：可編程邏輯塊CLB(Configurable Logic Block)、可編程輸入/輸出模塊IOB(Input/Output Block)和可編程內(nèi)部連線PI(Programmable Interconnect)。 圖5.39 FPGA的結構 1. 可編程邏輯塊CLB CLB是FPGA的基本邏輯單元，其內(nèi)部又可以分為組合邏輯和寄存器兩部分。 組合邏輯電路實際上是一個多變量輸入的PROM陣列，可以實現(xiàn)多變量任意函數(shù)；而寄存器電路是由多個觸發(fā)器及可編程輸入、輸出和時鐘端組成的。 在FPGA中，所有的邏輯功能都是在CLB中完成的。 2. 可編程輸入/輸出模塊IOB IOB為芯片內(nèi)部邏輯和芯片外

40、部的輸入端/輸出端提供接口，可編程為輸入、輸出和雙向I/O三種方式。 3. 可編程內(nèi)部連線PI FPGA依靠對PI的編程，將各個CLB和IOB有效地組合起來，實現(xiàn)系統(tǒng)的邏輯功能。 FPGA的這種所謂的邏輯單元陣列(LCA)結構，具有門陣列和可編程邏輯器件的雙重特征，既像門陣列，通過內(nèi)部可編程連線將CLB按設計要求連接在一起，又具有可編程器件的特點，每個單元都可以編程。 5.4.2 Spartan-E系列的基本結構 隨著半導體技術的飛速發(fā)展，Xilinx公司的FPGA產(chǎn)品也經(jīng)歷著巨大的變化。XC3000、XC4000、Spartan和Virtex系列FPGA已經(jīng)基本被淘汰，Spartan/XL和

41、Virtex-E系列FPGA也逐漸退出市場。 Spartan-E系列產(chǎn)品的主要技術參數(shù)如表5.9所示。表5.9 Spartan-E系列產(chǎn)品的主要技術參數(shù) 如圖5.40所示，Spartan-E系列產(chǎn)品器件結構采用成熟的Virtex-E架構，主要由可配置邏輯模塊(CLB，Configurable Logic Block)、輸入/輸出接口模塊(IOB，Input/Output Block)、隨機存儲器塊(BlockRAM)和數(shù)字延遲鎖相環(huán)(DLL，Delay-Locked Loop)組成。其中，CLB用于實現(xiàn)FPGA的大部分邏輯功能，IOB用于提供管腳與內(nèi)部邏輯之間的接口，BlockRAM用于實現(xiàn)F

42、PGA內(nèi)部數(shù)據(jù)的隨機存取，DLL用于FPGA內(nèi)部的時鐘控制和管理。圖5.40 Spartan-E系列產(chǎn)品的結構示意圖 1. 可配置邏輯模塊CLB 在Spartan-E系列產(chǎn)品中，邏輯單元(LC，Logic Cell)是CLB的基本結構。1個LC包括1個4輸入函數(shù)發(fā)生器、進位控制邏輯和存儲邏輯。在LC中，每個4輸入函數(shù)發(fā)生器可用于實現(xiàn)1個4輸入查找表(LUT，LookUp Table)、161 bit同步RAM或161 bit移位寄存器；存儲邏輯可配置為D觸發(fā)器或鎖存器；進位控制邏輯與CLB中的運算邏輯相配合，可以在1個LC中實現(xiàn)1個1位全加器。在LC中，每個函數(shù)發(fā)生器的輸出既可以驅動CLB的輸

43、出，也可以作為D觸發(fā)器的輸入。 在Spartan-E系列產(chǎn)品中，每個CLB含有兩個切片(Slice)，每個Slice包括兩個LC。Slice的內(nèi)部結構如圖5.41所示。除了4個基本的LC外，在Spartan-E系列產(chǎn)品的CLB中還包括附加邏輯和運算邏輯。CLB中的附加邏輯可以將2個或4個函數(shù)發(fā)生器組合起來，用于實現(xiàn)更多輸入的函數(shù)發(fā)生器。圖5.41 Spartan-E Slice的結構 2. 輸入/輸出接口模塊IOB Spartan-E系列產(chǎn)品的IOB提供FPGA內(nèi)部邏輯與外部封裝管腳之間的接口。如圖5.42所示，在IOB中，三個內(nèi)部寄存器可以實現(xiàn)D觸發(fā)器和鎖存器，它們共享一個時鐘信號(CLK)

44、和置位/復位信號(SR)，并具有獨立的使能信號(ICE和OCE)。 在Spartan-E系列產(chǎn)品中，IOB的外部信號輸入路徑上包括一個緩沖器，用于控制外部輸入信號是否直接進入FPGA內(nèi)部。如果外部輸入信號不直接進入FPGA內(nèi)部，則它將通過IOB中的內(nèi)部寄存器輸入FPGA內(nèi)部。通過配置IOB的輸入緩沖器，可以支持Spartan-E系列產(chǎn)品的所有輸入接口信號標準。圖5.42 Spartan-E IOB的結構 在SpartanI-E系列產(chǎn)品中，IOB的信號輸出路徑上包括一個三態(tài)輸出緩沖器，用于控制FPGA內(nèi)部信號是否直接輸出到FPGA外部。如果FPGA內(nèi)部信號不直接輸出到FPGA外部，那么它將通過I

45、OB中的內(nèi)部寄存器輸出。通過配置IOB的輸出驅動，可以支持Spartan-E系列產(chǎn)品的所有輸出接口信號標準。大多數(shù)情況下，輸出信號的高電壓取決于接口電壓VCCO。圖5.43 Spartan-E的管腳Bank示意圖 如圖5.43所示，Spartan-E系列產(chǎn)品的I/O管腳分布在8個Bank中，每個Bank的接口電壓VCCO必須保持一致，不同Bank的VCCO允許不同。 表5.10 Spartan-E兼容的輸出接口標準VCC0/V兼容的輸出接口標準3.3PCI，LVTTL，SSTL3-，SSTL3-，CTT，AGP，LVPECL，GTL，GTL+2.5SSTL2-，SSTL2-，LVCMOS2，L

46、VDS，Bus LVDS，GTL，GTL+2.8LVCMOS18，GTL，GTL+1.5HSTL-，HSTL-，HSTL-，GTL，GTL+ 3. 隨機存儲器塊BlockRAM BlockRAM在Spartan-E內(nèi)部按列排列，并沿著FPGA的兩個垂直邊擺放。Spartan-E內(nèi)部的BlockRAM單位容量為4 Kb，單位高度與4個CLB模塊的高度相同。如圖5.44所示，Spartan-E內(nèi)部的BlockRAM是一個完全同步的雙端口RAM，端口的數(shù)據(jù)寬度可獨立配置。通過級聯(lián)多個BlockRAM可以實現(xiàn)FPGA內(nèi)部的大容量數(shù)據(jù)存儲。圖5.44 Spartan-E BlockRAM接口 4. 數(shù)字

47、延遲鎖相環(huán)DLL 在Spartan-E系列產(chǎn)品中，每個全局時鐘緩沖器都與一個數(shù)字延遲鎖相環(huán)(DLL)相連，每個DLL可以驅動兩個全局時鐘網(wǎng)絡。通過監(jiān)控輸入時鐘信號和分布時鐘信號，DLL可以自動調(diào)整并消除輸入時鐘信號與FPGA內(nèi)部分布時鐘之間的相位偏移，從而保證到達內(nèi)部觸發(fā)器的時鐘邊沿與時鐘輸入管腳的信號同步。 5.4.3 Xilinx FPGA其他系列簡介 Xilinx早期產(chǎn)品是XC2000、XC3000和XC4000系列。隨著大規(guī)模集成電路的發(fā)展和FPGA技術的迅速發(fā)展，Xilinx公司不斷推出許多大容量、高性能的新產(chǎn)品，例如Xilinx Spartan/XL系列、Xilinx Sparta

48、n-系列以及Xilinx Virtex系列等。下面簡要介紹它們的主要特點和資源配置。 1. Spartan/XL系列 Spartan是第一個可以替代ASIC的高集成度FPGA產(chǎn)品。它是在XC4000的結構基礎上改進而成的。 在Spartan系列基礎上，進一步又出現(xiàn)了Spartan/XL系列。該系列芯片具有快速的進位邏輯，有更靈活的高速時鐘網(wǎng)絡，其CLB具有鎖存能力，輸出驅動能力達12 mA或24 mA，而且具有5 V和3.3 V的PCI總線兼容性以及加強的邊界掃描等特點，其應用前景極為廣泛。Spartan/XL系列FPGA的主要資源配置如表5.11所示。表5.11 Spartan/XL系列FP

49、GA的主要資源配置型 號邏輯單元數(shù)最大系統(tǒng)門CLB陣列D觸發(fā)器個數(shù)可利用I/OXCS05/XL2385000101036077XCS10/XL466100001414616112XCS20/XL9502000020201120160XCS30/XL13683000024241536192XCS40/XL18624000028282016224 2. Xilinx Spartan系列 Xilinx Spartan-FPGA系列有Xilinx Spartan-2.5V系列以及Xilinx Spartan-1.5V系列。它的主要特點是采用了較低的接口電壓，有效地減少了電路功耗，提高了芯片的集成度。X

50、ilinx Spartan-2.5V系列FPGA提供15 000到200000的系統(tǒng)門級電路，可利用的I/O端數(shù)也增加到284個，最高工作頻率可達到200MHz。XilinxSpartan-1.5V系列FPGA具有更高的性能指標和更豐富的邏輯資源。表5.12和表5.13分別給出了Xilinx Spartan-2.5V及1.5 V系列FPGA的主要資源配置。表5.12 Xilinx Spartan- 2.5 V系列FPGA的主要資源配置表5.13 Xilinx Spartan- 1.5V系列FPGA的主要資源配置 3. Xilinx Virtex系列 Xilinx Virtex系列有Virtex

51、、Virtex-及Virtex-E等系列產(chǎn)品。表5.14和表5.15分別給出了Virtex及Virtex-E系列FPGA的資源配置。 通過以上介紹，可見FPGA的發(fā)展趨勢是芯片容量越來越大，最大系統(tǒng)門數(shù)急劇增加，CLB陣列也迅速擴大，片內(nèi)RAM由原來的數(shù)十個增加到百萬以上，可利用的I/O端數(shù)已經(jīng)猛增到數(shù)萬以上。而且隨著超大規(guī)模集成電路的迅猛發(fā)展，F(xiàn)PGA還將進一步向著大容量、多功能、高速度和低電壓的方向發(fā)展。FPGA必將在數(shù)字系統(tǒng)設計中發(fā)揮越來越重要的作用。表5.14 Xilinx Virtex 系列FPGA的資源配置表5.15 Xilinx Virtex-E 系列FPGA的資源配置 大部分F

52、PGA采用基于SRAM的查找表邏輯形成結構，就是用SRAM(靜態(tài)隨機存儲器)來構成邏輯函數(shù)發(fā)生器。一個N輸入查找表(LUT)可以實現(xiàn)N個輸入變量的任何邏輯功能，如N輸入“與”、N輸入“異或”等。圖5.45所示是4輸入LUT，其內(nèi)部結構如圖5.46所示。一個N輸入的查找表，需要SRAM存儲N個輸入構成的真值表，需要用2的N次冪個位的SRAM單元。顯然N不可能很大，否則LUT的利用率將很低。輸入多于N個邏輯函數(shù)時，必須用幾個查找表分開實現(xiàn)。圖5.45 FPGA查找表單元 圖5.46 FPGA查找表單元內(nèi)部結構5.5 其他可編程器件 5.5.1 在系統(tǒng)可編程數(shù)字開關GDS和互連器件GDX ispGD

53、S(isp Generic Digital Switch)和ispGDX (isp Generic Digital Crosspoint)系列產(chǎn)品主要應用于信號布線、微處理器接口連接、多位的數(shù)據(jù)/地址總線接口等系統(tǒng)設計中。 1. 在系統(tǒng)可編程數(shù)字開關ispGDS 在系統(tǒng)可編程通用數(shù)字開關ispGDS是一種在不改變機械開關或其他系統(tǒng)硬件的情況下，具有迅速執(zhí)行和改變印刷電路能力的開關器件。 現(xiàn)已問世的ispGDS器件有ispGDS22、ispGDS18和ispGDS14等三個品種，這些型號尾部數(shù)字表示該GDS器件中可供互連用的端口總數(shù)?，F(xiàn)以ispGDS22為例加以介紹。圖5.47所示是ispGDS

54、22的結構，它由可編程的開關矩陣和若干輸入/輸出單元IOC組成。 可編程開關矩陣中的每個交叉點是否接通由一位編程單元的狀態(tài)控制。因此，通過編程的方法可將A列中的任何一個IOC與B列中的任何一個IOC接通。 IOC的電路結構如圖5.48所示。當C0被編程為低電平時，電路工作在輸出方式，輸出端的三態(tài)緩沖器為工作狀態(tài)。這時數(shù)據(jù)選擇器從4個輸入當中選中1個，經(jīng)輸出三態(tài)緩沖器送到輸出端。當C2C1=11時，輸出的是來自開關矩陣的信號；而當C2C1=10時，輸出的是反相以后的來自開關矩陣的信號；當C2C1為01和00時，輸出端被分別設置成高電平和低電平輸出。圖5.47 ispGDS22的結構 圖5.48

55、ispGDS22的輸入/輸出單元(IOC) ispGDS的編程原理與ispLSI器件是一樣的。從圖5.49所示的ispGDS14引腳圖上可以看到，它也有MODE、SDI、SDO和SCLK等4個編程控制信號入口(因為沒有I/O單元與編程控制信號共同引腳，所以不需要ispEN信號)，其工作狀態(tài)也是受內(nèi)部狀態(tài)機控制的，并可使用菊花鏈方式下載。ispGDS的傳輸延遲時間很短，僅7.5 ns。圖5.49 ispGDS14引腳圖 有實際工作經(jīng)驗的人都知道，對于大多數(shù)LSI器件，通過開關來定義其引腳的輸入電平時，其引腳上都須有上拉電阻。由于ispGDS的I/O單元本身就有上拉電阻存在，因而用ispGDS器件

56、代替DIP開關，例如用ispGDS14代替圖5.50(a)所示之電路時，不僅減小了體積，還節(jié)省了14個上拉電阻。 使用ispGDS的最大意義在于：可以在不撥動機械開關或不改變系統(tǒng)硬件的情況下，快速地改變或重構硬制電路板的連接關系，實現(xiàn)對目標系統(tǒng)連接關系的重構和高性能地完成信號布線。圖5.50 用ispGDS取代DIP開關和上拉電阻(a) DIP開關；(b) ispGDS14 2. 在系統(tǒng)可編程數(shù)字互連ispGDX ispGDX是Lattice公司推出的數(shù)字交叉陣列系列產(chǎn)品。與傳統(tǒng)的CPLD和FPGA不同的是，ispGDX系列在系統(tǒng)級信號布線和接口電路的設計中顯示了其無與倫比的靈活性和運行性能。

57、ispGDX的特殊結構使得它特別適用于諸如多微處理器接口、多位的數(shù)據(jù)/地址總線接口以及PCB板信號布線等系統(tǒng)級硬件設計中。 1) ispGDX的結構 圖5.51所示的是ispGDX總體的功能模塊和I/O單元結構圖。從總體上看，ispGDX由兩大模塊組成，即全局布線池(Global Routing Pool)和可編程的I/O單元(I/O Cell)。從任意一個I/O單元輸入的信號可經(jīng)全局布線池輸出到任意一個I/O單元。每個輸入/輸出信號可以編程為組合方式、鎖存方式或寄存器方式。每個I/O單元擁有獨立的可編程三態(tài)控制信號(OE)、輸出寄存器/鎖存器的時鐘信號(CLK)以及由兩個選擇信號(MUX0、

58、MUX1)控制的可編程四選一的多路選擇器(MUX)。 ispGDX共有3種系列產(chǎn)品：ispGDX80，ispGDX120和ispGDX160。這3種產(chǎn)品分別擁有80、120和160個通用輸入/輸出單元。 圖5.52所示的是ispGDX80A的頂視圖。它共有100個引腳，其中20個為系統(tǒng)引腳(電源、地和編程引腳)，其余80個(I/O A0I/O A19，I/O B0I/O B19，I/O C0I/O C19，I/O D0I/O D19)為通用的輸入/輸出引腳。圖5.51 ispGDX總體的功能模塊和I/O單元結構圖圖5.52 ispGDX80A頂視圖 2) ispGDX的應用領域 (1) 可編程

59、隨機信號互連PRSI：ispGDX系列首先可以應用于可編程隨機信號互連(PRSI，Programmable Random Signal Interconnect)場合。PRSI是指在眾多芯片之間進行互連，它提供了PCB板級的靜態(tài)引腳連接。ispGDX的可編程特性允許通過再編程實現(xiàn)多種硬件配置。 I/O引腳之間的內(nèi)部互連是通過E2MOS工藝的GRP(全局布線池)實現(xiàn)的，一旦器件編程完畢，任一輸入引腳都以靜態(tài)方式與任一輸出引腳相連。比如一片ispGDX可構成8080的靜態(tài)交叉矩陣，通過數(shù)秒時間的編程就可完成在系統(tǒng)的重構。圖5.53所示是ispGDX實現(xiàn)PRSI功能的示意圖。圖5.53 ispGDX

60、實現(xiàn)PRSI功能的示意圖 (2) 可編程數(shù)據(jù)通道PDP：ispGDX的另一種應用是可編程數(shù)據(jù)通道(PDP，Programmable Data Path)。利用ispGDX器件可實現(xiàn)諸如數(shù)據(jù)接收器、多路選擇器、寄存器、鎖存器以及動態(tài)信號通路切換等系統(tǒng)數(shù)據(jù)通路功能。單片的ispGDX器件可代替多片的通用接口電路器件，如TTL273、TTL373、TTL244、TTL245等器件，如圖5.54所示。圖5.54 ispGDX可替代通用接口器件 (3) 可編程開關替換PSR：ispGDX的每個通用I/O引腳均可通過在系統(tǒng)編程使之輸出固定的高或低電平，因此它可方便地實現(xiàn)可編程開關替換(PSR，Progra