CMOS基礎及基本工藝流程

1、MOS器件基礎及CMOS集成技術(shù)摩爾定律 半導體先驅(qū)和英特爾公司創(chuàng)始人戈登.摩爾在1964年預言，芯片上的晶體管數(shù)大約每隔一年（后來1975年修正為18個月）翻一翻。進30年來產(chǎn)業(yè)規(guī)模和技術(shù)水平的增長規(guī)律驗證了摩爾定律的正確性。 器件及IC的特征尺寸每3年縮小4倍，集成度提高4倍，性能/價格比同步提高?！澳柖伞钡娜N版本：1、集成電路芯片上所集成的電路的數(shù)目，每隔18個月就翻一番。2、微處理器的性能每隔18個月提高一倍，而價格下降一倍。3、用一個美元所能買到的電腦性能，每隔18個月翻兩番。MOS器件結(jié)構(gòu)及特性1. MOSFET結(jié)構(gòu)及工作原理其分類結(jié)構(gòu)及工作原理其分類金屬-氧化物-半導體（M

2、OS）晶體管是一個四端器件： G(柵)薄膜氧化層 柵電極層（金屬或重摻雜多晶硅）S/ D(源漏) 柵極兩側(cè)兩個重摻雜區(qū)形成背對背的pn結(jié)B(襯底)通常是硅 源漏兩個電極之間的區(qū)域稱為溝道區(qū)，源漏及溝道區(qū)通稱有源區(qū)，有源區(qū)之外稱場區(qū)，場區(qū)上的氧化層（FOX）通常比柵氧化層厚一個數(shù)量極，以提高閾值，實現(xiàn)器件之間的隔離。注意：由于MOS晶體管的結(jié)構(gòu)是對稱的，因此在不加偏壓時， 無法區(qū)分器件的源和漏，只有加電壓之后才能確定哪一端是源，哪一端是漏。MOS器件結(jié)構(gòu) 場區(qū)場區(qū)MOSFET的基本工作原理 對于n溝增強型MOSFET，當柵壓增大時，p型半導體表面的多數(shù)載流子空穴逐漸減少、耗盡，而電子逐漸積累到反

3、型。使半導體表面達到強反型時所需加的柵源電壓稱為閾值電壓 VT （隨溫度的升高而降低）。 當表面達到反型時，電子積累層將在n+源區(qū)和n+ 漏區(qū)之間形成導電溝道。 當Vds0時，源漏電極之間有較大的電流 Ids 流過。當 VgsVT 并取不同數(shù)值時，反型層的導電能力將改變，在相同的 Vds 下也將產(chǎn)生不同的 Ids , 實現(xiàn)柵源電壓 Vgs對源漏電流 Ids 的控制。 耗盡型則是在零柵壓是也是導通的，若要截止，需要施加柵壓將溝道耗盡才行，使導電溝道開始消失的柵壓稱為夾斷電壓（Vp）。 MOSFET的分類的分類1.根據(jù)根據(jù)器件結(jié)構(gòu)進行分類： N溝MOS晶體管（nMOST）的襯底為p型，源漏區(qū)為重摻

4、雜的n區(qū)，溝道中的載流子為電子； p溝MOS晶體管（pMOST）的襯底為n型，源漏區(qū)為重摻雜的p區(qū)，溝道中的載流子為空穴。 MOS器件在正常情況下，只有一種載流子（n溝為電子，p溝為空穴）在工作，因此也稱這種器件為單極晶體管，這是與雙極晶體管相對而言的，雙極晶體管在正常工作時與兩種類型的載流子（電子和空穴）都有關。2.根據(jù)工作模式進行分類： MOSFET在零柵壓時不存在漏源導電溝道，這種常斷（關斷）器件，通常稱為增強型器件（E器件）。在這種器件中，為了形成導電溝道，需要施加一定的柵壓，使之形成導電溝道時的最小柵壓稱為閾值電壓或開啟電壓。 MOSFET在零柵壓時，漏和源之間就已經(jīng)存在一個導電溝道

5、，即在零柵壓時，器件也是導通的（常通器件），若要使這種器件截止，需要施加柵壓將溝道耗盡才行，因此稱這種器件為耗盡型器件（D器件）。它不像增強型器件那樣，電流只在表面流動，而是在遠離表面的體區(qū)中流動，因此耗盡型器件有時也稱為埋溝型器件。 四種不同類型的MOSFET器件類型器件類型常態(tài)常態(tài)柵壓柵壓n溝溝p溝溝增強型增強型關關Vg開啟開啟Vg開啟開啟耗盡型耗盡型開開Vg關閉關閉Vg關閉關閉MOSFET直流特性直流特性線性區(qū)線性區(qū) ： 對于給定的Vgs（Vth），線性區(qū)的Id隨Vds線性增加。飽和區(qū)飽和區(qū) ： Ids不再隨Vds增加而增加，它達到了飽和值。擊穿區(qū)擊穿區(qū) ： 飽和區(qū)之后，若Vds進一步增

6、加，晶體管將進入擊穿區(qū)。 在該區(qū)，Ids隨Vds的增加而迅速增加，甚至引起漏-襯pn結(jié)擊穿，這是由漏端的高電場引起的。 截止區(qū)截止區(qū) ： VgsVth，器件未被開啟MOS器件的IdVd曲線線性區(qū)擊穿區(qū)飽和區(qū)截止區(qū)截止區(qū)： 在該區(qū)中，VgsVth，因此漏源之間不存在導電溝道，即Ids0。但在實際的器件中，其特性并非如此。漏源電流實際上并不為0，而是按指數(shù)規(guī)律隨柵壓變化通常稱此電流為弱反型電流或亞閾值電流（或泄漏電流）。 此時器件處于在亞閾值狀態(tài)，表面為弱反型，p型硅的表面變?yōu)閚型，但這種反型很弱，電子濃度低于體區(qū)的空穴濃度。由于低的電子濃度產(chǎn)生的電場較低，因此亞閾值電流主要是由載流子擴散引起 。

7、 但是亞閾值電流要高于反向漏-源pn結(jié)引起的泄漏電流。穿通 若MOSFET的柵壓Vgs很?。╒th），源襯勢壘減小，源區(qū)電子越過勢壘在漏源之間形成電流。保持Vgs不變，增加Vds，那么漏端耗盡區(qū)向源端延伸，隨著Vds的進一步增加，最后會在某一漏電壓時，漏端耗盡區(qū)將與源端耗盡區(qū)相連接，這也會使源襯勢壘降低。 這時，即使器件處于截止的偏壓條件下，漏源之間也有很大的電流，柵失去了對漏電流的控制作用，且器件也無法正常工作。通常稱此一現(xiàn)象為穿通，此時的漏端電流為穿通電流。相應地，在Vgs接近于0，并引起較大的漏源電流（通常為1nA到1pA）時的漏端電壓為穿通電壓Vpt 。 在這一工作模式下，表面有較大的

8、電流流過，表面柵電場作用減弱。因此，提高穿通電壓的主要措施是在溝道區(qū)下部增加雜質(zhì)濃度（防穿通注入）以增加對漏電場的屏蔽。 增加MOSFET增益的方法主要有： 增加Cox，即減小MOSFET的柵氧化層厚度。 提高器件的載流子遷移率。由于電子的遷移率比空穴高，因此nMOST的增益比pMOST高。 增加溝道寬度W，縮小溝道長度L。CMOS電路的閂鎖效應 在阱和襯底之間耦合的寄生PNP 和NPN三極管會瞬間開啟，它們形成的正反饋會引發(fā)大的電流（這就是閂鎖效應） ，閂鎖效應會造成CMOS電路的失效或永久損壞。短溝道器件短溝道效應短溝道效應：當器件溝道長度縮短到可與源漏結(jié)深相比擬時，器件特性不能完全用一維

9、近似理論來分析，必須進行器件參數(shù)和表達式的修正。這種在溝道變短后使得器件特性偏離長溝道理想特性的一些現(xiàn)象稱為短溝道效應，簡稱短溝效應（SCE）短溝道器件特性 1.閾值電壓與器件的幾何尺寸有關閾值電壓與器件的幾何尺寸有關 與長溝道相比當溝長縮小時，由于柵控電荷減少，短溝器件的閾值電壓Vth會降低。 2.短溝器件的短溝器件的Vth與漏壓有關與漏壓有關 當器件的漏源電壓較高時，沿器件溝道長度方向的溝道區(qū)耗盡層寬度Xdm不再是常數(shù)，它是從源到漏逐漸變化的這就使Vth與漏壓有關與漏壓有關。3 次開啟（亞閾值）電流次開啟（亞閾值）電流 次開啟（亞閾值）電流是指VGS1）等比例縮小，同時摻雜濃度Nb則按該因

10、子增大倍。這就是著名的經(jīng)典恒電場等比例縮小規(guī)律經(jīng)典恒電場等比例縮小規(guī)律。 在實際應用中，將各種參數(shù)仔細斟酌，確定最佳的摻雜濃度分布和一系列的技術(shù)措施，將橫向器件尺寸等比例縮小引起的短溝道效應減至最小、最弱。 2. 柵介質(zhì)和柵電極材料柵介質(zhì)和柵電極材料 MOS器件的柵介質(zhì)材料通常是熱生長的二氧化硅，隨著器件尺寸的不斷縮小，柵介質(zhì)的質(zhì)量也在不斷提高。 MOS器件的柵電極材料可以是金屬、多晶硅或多晶硅和硅化物的復合柵，鋁是最早使用的金屬，多晶硅是最普遍使用的材料。鋁的薄層電阻一般僅為幾m/，而典型的n和p多晶硅層的薄層電阻分別為15和25/。通過改變多晶硅的摻雜，例如多晶硅從簡并p型變?yōu)楹啿型，改

11、變功函數(shù)的數(shù)值可以使MOSFET的閾值電壓變化1V左右，這樣可以更方便地調(diào)節(jié)閾值的對稱性。 但采用多晶硅/難熔金屬硅化物（例如CoSi2）的復合柵結(jié)構(gòu)可以解決高阻問題，該復合柵稱為Polycide，它的薄層電阻一般為25/。 對于亞微米技術(shù)，柵通常是多晶硅-硅化物復合結(jié)構(gòu)。對于深亞微米器件技術(shù)，柵通常是自對準硅化物結(jié)構(gòu)。硅化物復合柵工藝多晶硅柵自對準工藝self aligned poly-silicon process 采用多晶硅柵工藝有很多優(yōu)越性： 可以利用多晶硅柵作為掩膜實現(xiàn)源漏摻雜的自對準； 多晶硅-SiO2的界面穩(wěn)定性好 通過改變多晶硅的摻雜，例如多晶硅從簡并p型變?yōu)楹啿型，可以使M

12、OSFET的閾值電壓變化1V左右。硅柵工藝具有自對準作用，這是由于硅具有耐高溫的性質(zhì)。柵電極，更確切的說是在柵電極下面的介質(zhì)層，是限定源、漏擴散區(qū)邊界的擴散掩膜，使柵區(qū)與源、漏交迭的密勒電容大大減小，也使其它寄生電容減小，使器件的頻率特性得到提高。另外，在源、漏擴散之前進行柵氧化，也意味著可得到淺結(jié)。 硅柵工藝與鋁柵工藝比較： 1.鋁柵工藝為了保證柵金屬與漏極鋁引線之間有一定的間隔，要求漏擴散區(qū)面積要大些。而在硅柵工藝中覆蓋源漏極的鋁引線可重迭到柵區(qū)，這是因為有一絕緣層將柵區(qū)與源漏電極引線隔開，從而可使結(jié)面積減少30%40%。 2.硅柵工藝還可提高集成度，這不僅是因為擴散自對準作用可使單元面積

13、大為縮小，而且因為硅柵工藝可以使用“二層半布線”即一層鋁布線，一層重摻雜多晶硅布線，一層重摻雜的擴散層布線。由于在制作擴散層時，多晶硅要起掩膜作用，所以擴散層不能與多晶硅層交叉，故稱為兩層半布線鋁柵工藝只有兩層布線：一層鋁布線，一層擴散層布線。硅柵工藝由于有兩層半布線，既可使芯片面積比鋁柵縮小50%又可增加布線靈活性。 3.當然，硅柵工藝較之鋁柵工藝復雜得多，需增加多晶硅淀積、等離子刻蝕工序，而且由于表面層次多，臺階比較高，表面斷鋁，增加了光刻的困難，所以又發(fā)展了以Si3N4作掩膜的局部氧化LOCOS-Local oxidation on silicon (又稱為 MOSIC 的局部氧化隔離工

14、藝Local Oxidation Isolation for MOSIC) ，或稱等平面硅柵工藝。 3 非均勻溝道摻雜非均勻溝道摻雜 在短溝道器件中，溝道區(qū)的注入通常需要兩次注入，其中一次用于調(diào)整閾值電壓，另一次用于抑制穿通效應。而調(diào)閾值注入一般能量較低，注入峰值位于表面附近。 抑制穿通的注入通常是較高能量、較高劑量的，較深的注入峰值延伸至源-漏耗盡區(qū)附近 。較高摻雜的摻雜會導致源、漏pn結(jié)的耗盡區(qū)向溝道區(qū)延伸的長度減小，從而抑制穿通。 抑制穿通的大角度注入4 源源-漏結(jié)構(gòu)漏結(jié)構(gòu) 漏端附近溝道區(qū)中的高電場是引起短溝道器件熱載流子效應的主要原因。為了減小溝道電場，VLSI中的n溝器件幾乎全部采用

15、漸變漏摻雜結(jié)構(gòu)，它一般由兩次雜質(zhì)注入形成。最常用的兩種漸變結(jié)構(gòu)是雙擴散結(jié)構(gòu)（DDD）和輕摻雜漏（LDD）結(jié)構(gòu)。 n溝MOSFET的DDD結(jié)構(gòu)是通過向源、漏區(qū)注磷（P）和砷（As）形成的。但它通常只能用于溝道長度為1.52微米器件熱載流子效應的抑制。 對于亞微米器件，最常用的S/D結(jié)構(gòu)是LDD。在這種結(jié)構(gòu)中，首先低能注入P或AS形成輕摻雜n區(qū)，并在多晶硅柵側(cè)面形成氧化硅側(cè)墻，然后利用側(cè)墻作為掩膜注入As形成n區(qū)。 采用LDD結(jié)構(gòu)的器件，源漏N區(qū)注入雜質(zhì)不會在柵下面發(fā)生橫向擴散，但會在側(cè)墻下面擴散。通過在漏和溝道之間引入LDD區(qū)，溝道電場的峰值向漏端移動，大小會降為原來的80左右。由于電場峰值的降

16、低和向漏端的移動，注入到氧化層的載流子減少，器件的可靠性增強。同時，這種器件的擊穿電壓提高，襯底電流Ib大大減小，另外，覆蓋電容也減小，導致柵電容降低和速度提高。 但這種改善也是有代價的，除了與標準源漏結(jié)構(gòu)相比要增加制造工序外，由于LDD區(qū)的串連電阻較高，器件性能將下降48。 CMOS工藝流程 1.P襯底 2.生長P-外延層 3.雙阱注入 4.預氧化 5.LPCVD氮化硅 6.隔離掩膜形成兩種隔離方法 (1). Trench (2). LOCOS 7. 溝槽腐蝕 8. 溝槽填充 9. CMP平坦化 10.去SiN，去SiO2 11.光刻形成局部掩蔽12.MOS Vt調(diào)節(jié)注入13.柵氧化 14.

17、生長多晶硅 15.光刻柵極16.腐蝕形成柵及互連線17.N、P管LDD注入18.TEOS淀積19.反刻形成側(cè)墻 20.N、P 溝道源/漏注入21.RTP形成淺結(jié) 22.Ar轟擊使硅表面非晶化 23.濺射TI（鈦） 24.RTA-1形成TiSi 25.選擇腐蝕 26.RTA-2形成TiSi227.硼磷硅玻璃淀積 28.回流29.接觸孔的形成30.Ti/TiN淀積 31.（鎢）填充、反刻或CMP平坦化32.Ti/AL-Cu/TiN ARC(抗反射層）33.光刻互連線34.腐蝕形成第一層金屬互連35.層間介質(zhì)淀積36.腐蝕及平坦化37.通孔光刻 38.腐蝕39.二次金屬布線40.三、四層布線及鈍化現(xiàn)

18、代器件工程和集成技術(shù)現(xiàn)代器件工程和集成技術(shù)1. 淺溝隔離（STI）的要點2. 雙（多）倒摻雜阱（Retrograde Well)工藝3.薄柵氧化、雙柵氧化和高k介質(zhì)4. 雙多晶硅柵和金屬柵5. 0.1um 級NMOS的閾值調(diào)節(jié)注入6. 淺結(jié)形成7. Salicide8. 無邊沿接觸（Borderless contact also Via)9. CMP平坦化10. Cu布線11. 雙電源電壓工作1.淺溝隔離（STI） STI代替LOCOS增加了芯片內(nèi)元件的密度，改善了LATCH-UP效應的敏感度。 0.18umSTI工藝工藝： (1)原始硅片生長10nm氧化層160nmLPCVD氮化硅層 (2)

19、光刻有源區(qū) (3)腐蝕氮化硅、腐蝕氧化硅、腐蝕硅層,STI的深度和器件的級別（電源電壓）有關 0.35m STI深度對應1.8/3.3V的技術(shù) 0.42m STI深度對應1.8/5.0V的技術(shù) 側(cè)墻角度8586度。接著去除 (4)為了圓滑頂部的尖角漂一下HF （5） 1050 25nm襯墊生長氧化層（高溫HCL氧 化可以使頂角更圓滑，有低的氧化物正電荷）（6）600650nm氧化物淀積，填充溝槽（7）光刻有源區(qū)反版，去除氮化硅層上面的氧化物（8)CMP平坦化，保留120nmLPCVD氮化硅層（9）磷酸去除氮化硅層（10） 在1000N2或N2O氣氛下增密30分（也可1050 RTA 15秒）S

20、TI隔離要注意的問題 有源區(qū)的面積損失 溝槽深度要考慮 Latchup和BV的因素 拐角的圓滑可減小應力和電場 防止圖形效應（Dishing Effect） STI填充氧化物的增密 STI填充氧化物的凹陷2 倒摻雜阱倒摻雜阱(Retrograde Well)工藝工藝 倒阱（Retrograded well）用高能離子注入將雜質(zhì)打入阱底部，這種阱不像常規(guī)的阱表面濃度最高，阱底部濃度最低，而是正相反，所以叫做倒阱。它是一種防止“LATCH-UP”和“PUNCH THROUGH”的方法。它的濃度分布是上層N+或P+，下層是N+或P+。形成方法是先高能，大劑量注入形成下層的N+或P+，再低能量，小劑量

21、注入形成N+或P+。 阱的縱向雜質(zhì)分布由多次注入完成，從深到淺分別是： 1. Retrograde implant 2.Channel-stop implant (p-Well only) 3.Punch-through stop implant 4.Vt implant3 雙柵氧化和高k介質(zhì) 電路中和幾種不同的電壓相對應的器件的柵氧化層的厚度也要有相應的變化： 特征尺寸特征尺寸0.25 m 0.18m0.13m0.1 mVdd （V） 2.5/3.3or 5.01.8/3.3or 5.01.5/2.5or 3.31.2/1.8Gox（A） 50/70or12035/70or12028/50o

22、r 7023(eff)GOIWet oxWet oxN-OStackN-OStack 柵氧化工藝的清洗是非常重要的，在薄柵氧化中，特別要重視的是顆粒及高分子殘留物的去除。 雙柵氧化中在去除第一次的氧化層后要用硫酸雙氧水去膠，在第二次的柵氧化之前要用 HFIPA漂洗。 為防止硼穿通、增大氧化層的抗電荷擊穿的強度，柵氧化層要在N2O或NO氣氛下熱處理，一般在N2O氣氛下熱處理更普通。 遠超過氮化硅的高K介質(zhì)是多層疊柵介質(zhì)的發(fā)展方向，如Ta2O5(k25)和BST (k30)，但是第一層仍是氧化層。 4 雙多晶硅柵 常規(guī)的CMOS柵結(jié)構(gòu)是單一的多晶硅柵，即NMOS和 PMOS都是相同的N多晶硅柵。（

23、PMOS為埋溝型），這種結(jié)構(gòu)在0.35微米階段達到了極限。 在0.25微米階段，要想不影響防穿通和亞閾值特性單獨調(diào)節(jié)PMOS的閾值VT是非常困難的。 雙柵構(gòu)成：N多晶NMOS P 多晶PMOS多晶硅柵改型對功函數(shù)的影響多晶硅柵改型對功函數(shù)的影響 N多晶硅柵P MOSFET:ms=ms-Sub -ms-Gate-n=0.33v-0.59v=-0.26v P多晶硅柵P MOSFET: ms=ms-Sub -ms-Gate-p=0.33v-(-0.59v）=0.92v 這就意味著采用P多晶硅柵和N多晶硅柵PMOS閾值的正向漂移為1.18伏。這樣，調(diào)節(jié)PMOS閾值VT的注入要用磷代替硼 ，器件為正常的

24、表面溝模式。然而，特別要注意的是，由于使用了P多晶硅柵，多晶硅柵中的硼可能穿通柵氧化層。所以在0.25/0.18微米及以下的技術(shù)中，必須解決硼穿通問題。關于多晶硅的淀積溫度關于多晶硅的淀積溫度 多晶硅LPCVD的溫度一直在降低，其目的是為了獲得更好的表面形貌，對于0.5m以下的CMOS，常用的Si的淀積溫度在550以下。 550LPCVD的Si經(jīng)過熱退火，（一般超過轉(zhuǎn)變溫度560）會轉(zhuǎn)變成多晶硅。溫度越低，形成的再結(jié)晶的多晶晶粒尺寸越大。再結(jié)晶晶粒的方向是隨機的。 對超小尺寸器件的多晶硅柵可能只有幾個晶粒組成。如0.18m器件的柵多晶，只有23個晶粒。 大的多晶晶粒在一些器件（如FLASH）中

25、會產(chǎn)生不良的影響，為此人們將多晶硅的淀積溫度又回調(diào)，在625640可以獲得非常小的圓柱狀晶粒的多晶硅結(jié)構(gòu)多晶硅柵耗盡效應和金屬柵 對于P多晶硅柵來說，多晶硅的注入不能太深，因為硼注入雜質(zhì)的尾巴會深入到氧化層進而進入溝道硅中，引起閾值的漂移（造成硼穿通）。 例如0.18器件 對應的柵氧化層為35A，防硼穿通閾值漂移（C-V 測試）的柵氧化厚度要大于50A。 在多晶硅柵和多晶柵氧化層界面獲得高濃度的硼注入雜質(zhì)是非常困難的，這就是多晶硅柵的耗盡效應。 多晶硅柵的耗盡效應會使按等比例縮小要求柵氧化層厚度不斷減薄的努力成為泡影。 多晶硅柵的耗盡效應是多晶硅柵/柵氧化層搭配的一個障礙。金屬柵和疊層柵氧化物

26、金屬柵是0.1以下器件的選擇，很顯然金屬柵不會有硼穿通問題和多晶硅耗盡效應 金屬柵不是又回到AL柵 常用的金屬柵材料有TiN and WN,但是還需要解決對NMOS，PMOS的功函數(shù)（ms）問題 置換法形成金屬柵： 首先制作多晶硅假柵（多晶硅不需要摻雜）形成側(cè)墻和硅化物濕法去除多晶硅假柵填充TiN 或 WN置換多晶。和金屬柵相適應的柵氧化物也要有相應的改進，氮氧化柵和疊層柵氧化物柵是最方便的選擇。 金屬柵工藝金屬柵工藝5. 0.1um 級NMOS的閾值調(diào)節(jié)注入 溝道注入要足夠淺，保證投影射程在最大耗盡層深度以內(nèi) 但注入雜質(zhì)又不能太接近表面，那樣會影響表面載流子遷移率 在0.25m以上的器件閾值

27、條件中，一般采用BF 2 作為溝道注入雜質(zhì)，但在0.1m級的NMOS的閾值調(diào)節(jié)注入用銦（In) 替代BF 2 用銦（115In)注入調(diào)節(jié)NMOS的閾值可以形成超陡直的倒梯形的雜質(zhì)分布，對閾值有效調(diào)節(jié)并有好的遷移率.下圖給出 In和 BF 2溝道注入的對比。0.00.10.20.30.40.50.61E161E171E18 P 阱推進 后的分布 兩 步溝道摻雜 （ 11B+47BF2）經(jīng)RTA后的分布 兩 步溝道摻雜 （ 11B+115In）經(jīng)RTA后的分布濃度 （cm-3）距 離（um）（11B+115In）注入的超陡倒摻雜溝道剖面的SUPREM4模擬結(jié)果，并與（11B+47BF2）的注入溝道

28、剖面作了比較 6 淺結(jié)形成 短溝道MOS器件的源漏區(qū)一般由高摻雜源漏（HDD）區(qū)和輕摻雜(LDD)的延伸區(qū)（Extension)組成。 0.5m以上的CMOS器件，通常的HDD高摻雜漏（注入劑量在幾E15）的結(jié)深可以控制在溝道長度的2530。但進一步的縮小溝長，HDD的等比例縮小就發(fā)生了問題。 LDD用于1.00.35（0.5）的技術(shù)階段 MDD（中等摻雜漏劑量E14 ）用于0.250.35的技術(shù)階段的S/D的延伸區(qū)，改善穿通。 LDD、 MDD有時要根據(jù)用戶對HCE的要求而定。 形成淺結(jié)的兩個法寶是低能和重離子注入 砷（As）用于NMOS很容易得到超淺結(jié)，但硼（B）和BF2在PMOS應用中的

29、潛力不大，盡管溝道注入已有In被采用。 銦（In)注入要采用固態(tài)源，效率低。另外， In離子注入完全激活還有問題， HDD目前還不能采用。 對PMOS來說超低能（Sub-Kev)的硼（B）注入非常重要 BF2注入的副作用：F增強了B對GOX的穿通 RTA雖然對雜質(zhì)激活和抑制擴散有力，但是他也會帶來一些煩惱 Si-Ge S/D 是一種好的淺結(jié)解決方案7 Salicide TiSi2可在0.25技術(shù)階段使用，只要仔細優(yōu)化工藝也可以用于0.18階段 從2000年許多廠家在0.18采用CoSi2,它有更小的晶粒尺寸，因此硅化溫度較低（大約低100度）； 和TiSi2相比， CoSi2窄線效應很小，因此位線電阻Rs較低 CoSi2和SiO2不易反應，因此在側(cè)墻處的橋連的可能性很小 在硅化之前要仔細清洗， Co對SiO2殘留物的打通能力不如Ti。8 無邊沿接觸（無邊沿接觸（Borderless contact also Via) 無邊沿接觸（Borderless contact)是將源、漏的整個界