數(shù)碼寄存器和移位寄存器

1、歡迎訪問Freekaoyan論文站數(shù)碼寄存器和移位寄存器歡迎訪問Freekaoyan論文站    歡迎訪問Freekaoyan論文站    在數(shù)字電路中，常常需要將一些數(shù)碼、指令或運算結果暫時存放起來，這些暫時存放數(shù)碼或指令的部件就是寄存器。由于寄存器具有清除數(shù)碼、接收數(shù)碼、存放數(shù)碼和傳送數(shù)碼的功能，因此，它必須具有記憶功能，所以寄存器都由觸發(fā)器和門電路組成的。一般說來，需要存入多少位二進制碼就需要多少個觸發(fā)器。 寄存器中可分為數(shù)碼寄存器（也簡稱為存器）和移位寄存器兩種。它們共同之處是都具有暫時存放數(shù)碼的記憶功能，

2、不同之處是后者具有移位功能而前者卻沒有。    數(shù)碼寄存器的邏輯圖如圖10-1-1所示，它的存儲部分由D觸發(fā)器構成。 圖23-1-1  數(shù)碼寄存器  這種寄存器每次接收數(shù)碼時，只需要一個接收脈沖，故稱單拍接收方式。顯然，從傳送速度來看，單拍接收方式要快一些。在數(shù)字式儀表中，為了節(jié)省復位時間，往往采用單拍接收方式。 圖23-1-1介紹的寄存器在接收數(shù)碼時，各數(shù)碼是同時輸入到寄存器中去的。輸出時也是各位同時輸出的。因此，稱這種輸入、輸出方式為并行輸入并行輸出。寄存器也可以用JK觸發(fā)器構成，它的工作原理也很簡單，在此就不再分析了。   &#

3、160; 在數(shù)字系統(tǒng)中，常常要將寄存器中的數(shù)碼按時鐘的節(jié)拍向左移或右移一位或多位，能實現(xiàn)這種移位功能的寄存就稱為移位寄存器。移位寄存器是數(shù)字裝置中大量應用的一種邏輯部件，例如在計算機中，進行二制數(shù)的乘法和除法都可由移位操作結合加法操作來完成。 移位寄存器的每一位也是由觸發(fā)器組成的，但由于它需要有移位功能，所以每位觸發(fā)器的輸出端與下一位觸發(fā)器的數(shù)據(jù)輸入端相連接，所有觸發(fā)器公用一個時鐘脈沖，使它們同步工作。一般規(guī)定右移是向高位移，左移是向低位移，而不管看上去的方向如何。例如一個移位寄存器中的數(shù)碼是         &#

4、160;           高位                   低位          原數(shù)據(jù)     1       0

5、      0       1右移：串出1 ¬   0       0      1       X ¬ 串入          原數(shù)據(jù)     1&

6、#160;      0      0       1左移：串入   ®  X      1      0       0  ®1串出在移位的過程中，移出方向端口處觸發(fā)器的數(shù)據(jù)將移出寄存器，稱為串行輸出，簡稱串出；在寄存

7、器另一端口處的觸發(fā)器將有數(shù)據(jù)X移入寄存器，稱為串行輸入，簡稱串入。如果連續(xù)來幾個時鐘脈沖，寄存器中是數(shù)據(jù)就會從串行輸出端一個一個送出，于是可以將寄存器中的數(shù)據(jù)取出，同時有新的數(shù)據(jù)從串入端一個一個進入寄存器。從寄存器中取出數(shù)據(jù)還有另一種方式，前面已經(jīng)提過，就是從每位觸發(fā)器的輸出端引出，這種輸出方式稱并行輸出，簡稱并出，同理送入數(shù)據(jù)有并入的方式，見圖23-1-1。 此移位寄存器的各種功能各需要有一個控制端，即有左移、右移、接收數(shù)碼三個控制端，這些功能都不執(zhí)行即相當保持功能。需要說明的是左移、右移、保持和并行輸入數(shù)據(jù)相當是一次信號，這些功能只能一個一個的進行。如果是高電平有效，那么左移、右移、保持和

8、并行輸入數(shù)據(jù)這些輸入端，其中只能有一個是高電平，否則寄存器不能正常工作。 圖10-1-3  雙向移位寄存器實現(xiàn)并行輸入時，接收控制端為“1”，其化控制端為“0”，全部2號與門打開，在CP作用后，數(shù)據(jù)X1X4就分別通過2號與門，并行送入各位觸發(fā)器中。 實現(xiàn)右移時，右稱控制端為“1”，其它控制端置“0”全部3號與門打開，3號與門的連線是按照右移功能的要求，從低位連向高一位的觸發(fā)器。因此，CP脈沖作用后就實現(xiàn)右移。 實現(xiàn)左移時，左移控制信號為“1”，其它控制端為“0”，全部1號與門打開。通過1號與門的數(shù)據(jù)是按左移功能連接的。因此，在CP脈沖作用后就實現(xiàn)了左移。 至于，“右移”、“左移”以及

9、“接收”三種控制信號，則是由另外的控制電路送來的。根據(jù)這些控制命令，移位寄存器在不同的時間內完成不同的功能。寄存器的輸出緩沖級往往采用三態(tài)門（TSG），這樣，可以根據(jù)需要斷開寄存器和外電路之間的聯(lián)系，或者擴展寄存器的個數(shù)，或者將寄存器的輸出端都接到同一條輸出總線上，大大簡化寄存器的外電路連接，使寄存器的應用更方便。集成化移位寄存器一般均設置時鐘緩沖門。下面介紹一種常見的單塊集成移位寄存器。 下面介紹幾種移位寄存器電路，一般移位寄存器在應用中，需要有左移、右移、保持和并行輸入數(shù)據(jù)等多種功能。圖23-1-2是一個雙向移位寄存器，它可實現(xiàn)右移、左移、并入、并出、串入和串出等操作，即能右移又能左移，故

10、稱>"javascript：openwin('23-1-2.htm','top=10,left=80,width=540,height=420')">雙向移位寄存器圖10-1-3  74LS194的邏輯符號     >"javascript：openwin('23-1-3.htm','top=10,left=80,width=540,height=420')">2>"javascript：openwin('

11、;23-1-3.htm','top=10,left=80,width=540,height=420')">>"javascript：openwin('23-1-4.htm','top=10,left=80,width=540,height=420')">送數(shù) 當控制端S1S0=11(3)時，由邏輯符號中方式控制符M可知，它將控制受3影響的功能。在圖中計有四個3，4D，即接收A、B、C、D數(shù)據(jù)的并行輸入。執(zhí)行這一功能還必須有時鐘的參與，時鐘端標有C4，說明時鐘控制所有帶4字頭的受影響端的功能的

12、執(zhí)行。3，4D中的D（Data）代表數(shù)據(jù)。 圖10-1-3  74LS194的邏輯符號       例如，當數(shù)碼DCBA=1010時，由于S1S0=11(3)，在時鐘的作用下，執(zhí)行送數(shù)功能，寄存器中的觸發(fā)器將翻轉到新狀態(tài)：QDQCQBQA=1010，即把數(shù)碼1010接收到寄存器中去了。這里要注意，D為高位，A為低位，不管是寫成DCBA，還是寫成ABCD；對Q端也是如此。     >"javascript：openwin('23-1-5.htm','top=10,left=80

13、,width=540,height=420')">     >"javascript：openwin('23-1-6.htm','top=10,left=80,width=540,height=420')">        移位寄存器在數(shù)字裝置中作為邏輯部件，應用十分廣泛。經(jīng)除了在計算機中大量應用于乘、除法所必須的移位操作及數(shù)據(jù)存儲外，還可以用它作為數(shù)字延遲線，串行、并行數(shù)碼轉換器以及構成各種環(huán)形計數(shù)器等。下面以二進制串行加法器

14、為例，說明它的應用，進一步體會移位寄存器的功能。 >"javascript：openwin('23-1-8.htm','top=10,left=80,width=540,height=420')">二進制串行加法器的工作原理圖23-1-4的電路是一種能對兩個或兩個以上的n位二進制數(shù)，按串行運算方式相加的電路。它主要由一個全加器、一個進位寄存器及兩個移位寄存器組成。在這兩個移位寄存器中，一個存放加數(shù)，它具有左移位功能（向低位移）；另一個存放被加數(shù)和運算過程中產生的和數(shù)。它也具有左移位功能，稱之為累加寄存器，簡稱累加器。圖中全加器的進

15、位輸出端與D觸發(fā)器的數(shù)據(jù)輸入端D相連，而D觸發(fā)器的Q端與全加器的進位輸入端Ci-1相連。D觸發(fā)器稱為進位寄存器，它的作用是，暫保留加法運算過程中從低位送來的進位信號。進位寄存器的CP端和兩移位寄存器的CP端均接時鐘脈沖源，但作為進位寄存器的D觸發(fā)器的動作邊沿與移位寄存器不同。 所謂串行加法，是指兩個二進制數(shù)相加的過程是從低位至高位逐位進行。就好象用手算的方法把兩個多位數(shù)相加的過程一樣。這種運算從數(shù)的最低位開始，每次加一位，依次從最低位至最高位依次進行，如果是二個n位二進制數(shù)相加，即從i=0至i=n-1逐位進行。例如對第i位進行運算，得到第i位全加后的和數(shù)Si及進位數(shù)Ci后才進行下一位i+1位的

16、運算，即Ai+1、Bi+1和Ci相加。但其中的Ci是作為低位的進位，要晚半個時鐘節(jié)拍才加到全加器上，以保證全加的正確性。所以，作為進位寄存器的D觸發(fā)器要采用下降沿動作的觸發(fā)器。現(xiàn)結合圖10.11說明在時鐘作用下，串行加法的步驟。 在相加之前，將被加數(shù)B和加數(shù)A分別存入累加器和加數(shù)移位寄存器中，同時將進位寄存器置“0”（圖中未畫出這部分的送數(shù)電路和置“0”線）。 圖23-1-4  串行累加行二進制加法器   加法開始時，與門G的相加控制端X接“1”，打開時鐘控制門G，相加運算便按照時鐘脈沖CP的節(jié)拍一位一位地逐次相加。 第一個CP到來前，全加器輸入數(shù)為Ai=B0，Bi=A0，Ci-1=C0-1=0。相加得到 S0=A0B0C0-1 C0=A0B0 在第一個CP上升沿的作用下，移位寄存器中的加數(shù)和被加數(shù)都向低位移動了一位，其和S0得以存入累加器最高位剛剛空出的一個寄存單元中；進位C0在CP的下降沿來到時，被暫時寄存到進位寄存器中（Q=C0）。可見在第二個CP作用前，全加器的輸入數(shù)為：Ai=B1，Bi=A1，Ci-1=C0，而相加結果為 S1=A