數(shù)字邏輯實驗指導書

1、數(shù)字邏輯與數(shù)字系統(tǒng)實驗指導書青島大學信息工程學院實驗中心 巨春民2015年3月實驗報告要求本課程實驗報告要求用電子版。每位同學用自己的學號+班級+姓名建一個文件夾（如2014xxxxxxx計算機X班張三），再在其中以“實驗x”作為子文件夾，子文件夾中包括WORD文檔實驗報告（名稱為“實驗x實驗報告 ”， 格式為實驗名稱、實驗目的、實驗內(nèi)容，實驗內(nèi)容中的電路圖用Multisim中電路圖復制粘貼）和實驗中完成的各Multisim文件、VerilogHDL源文件、電路圖和波形圖（以其實驗內(nèi)容命名）。實驗一 電子電路仿真方法與門電路實驗一、實驗目的1 熟悉電路仿真軟件Multisim的安裝與使用方法。

2、2驗證常用集成邏輯門電路的邏輯功能。3掌握各種門電路的邏輯符號。4了解集成電路的外引線排列及其使用方法。5. 學會用Multisim設計子電路。二、實驗內(nèi)容1用邏輯門電路庫中的集成邏輯門電路分別驗證二輸入與門、或非門、異或門和反相器的邏輯功能，將驗證結果填入表1.1中。注：與門型號7408，或門7432，與非門7400，或非門7402，異或門7486，反相器7404. 表1.1 門電路邏輯功能表輸 入輸 出與門或門與非門或非門異或門反相器BAL=ABL=A+B000110112 用2輸入與門7408和4輸入與非門7420設計一個8輸入與非門子電路，實現(xiàn)，寫出邏輯表達式，給出邏輯電路圖，并驗證邏

3、輯功能填入表1.2中。 表1.2 8輸入與非門邏輯功能表輸 入輸 出LABCDEFGH111111110111111100111111000111110000111100000111000000110000000100000000三、實驗總結四、心得與體會實驗二 門電路基礎一、實驗目的1. 掌握CMOS反相器、與非門、或非門的構成與工作原理。2. 熟悉CMOS傳輸門的使用方法。3. 了解漏極開路的門電路使用方法。二、實驗內(nèi)容1. 用一個NMOS和一個PMOS構成一個CMOS反相器，實現(xiàn)Y=A。給出電路圖，分析其工作原理，測試其邏輯功能填入表2-1。表2-1 CMOS反相器邏輯功能表輸入A輸出Y

4、012. 用2個NMOS和2個PMOS構成一個CMOS與非門，實現(xiàn)Y=(AB)。給出電路圖，分析其工作原理，測試其邏輯功能填入表2-2。表2-2 CMOS與非門邏輯功能表輸 入輸 出ABY000110113. 用2個NMOS和2個PMOS構成一個CMOS或非門，實現(xiàn)Y=(A+B)。給出電路圖，分析其工作原理，測試其邏輯功能填入表2-3。表2-3 CMOS或非門邏輯功能表輸 入輸 出ABY000110114. 用CMOS傳輸門和反相器構成異或門，實現(xiàn)。給出電路圖，測試其邏輯功能填入表2-4。表2-4 或非門邏輯功能表輸 入輸 出ABY000110115. 用1片漏極開路的2輸入端CMOS與非門電

5、路74HC01D實現(xiàn)與或非門Y=（AB+CD+EF+GH），給出電路圖，并測試其邏輯功能填入表2-5。表2-5與或非門邏輯功能表輸 入輸 出LABCDEFGH1100000000110000000011000000001110101010010101011111111100000000。三、實驗總結四、心得與體會實驗三 組合邏輯電路設計（一）一、實驗目的1. 掌握組合邏輯電路的設計方法2. 掌握全加器的邏輯功能3. 了解七段顯示數(shù)碼管的原理及顯示譯碼器的設計方法。二、實驗內(nèi)容(以下題目任選12個)1. 設計一個1位全加器電路，寫出各輸出端的邏輯表達式，給出電路圖并驗證其邏輯功能填入表2.1中。

6、表2.1 全加器邏輯功能表輸 入輸 出ABCi-1SCo0000101001100010111011112. 某火車站有特快、直快和慢車三種類型的客運列車進出，試用兩輸入與非門和反相器設計一個指示列車等待進站的邏輯電路，3個指示燈一、二、三號分別對應特快、直快和慢車。列車的優(yōu)先級別依次為特快、直快和慢車，要求當特快列車請求進站時，無論其它兩種列車是否請求進站，一號燈亮。當特快沒有請求，直快請求進站時，無論慢車是否請求，二號燈亮。當特快和直快均沒有請求，而慢車有請求時，三號燈亮。給出設計過程，寫出各輸出端的邏輯表達式，給出電路圖并驗證其邏輯功能。3. 試設計一個碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然

7、二進制碼。可以采用任何邏輯門電路來實現(xiàn)。給出設計過程，寫出各輸出端的邏輯表達式，給出電路圖并驗證其邏輯功能。4. 試設計一個碼轉(zhuǎn)換電路，將4位自然二進制碼轉(zhuǎn)換為格雷碼?？梢圆捎萌魏芜壿嬮T電路來實現(xiàn)。給出設計過程，寫出各輸出端的邏輯表達式，給出電路圖并驗證其邏輯功能。5. 設計一個十六進制共陰極7段顯示譯碼器，其譯碼輸出真值表如表3.2所示，寫出各輸出端的邏輯表達式，給出其電路圖，并在Multisim下仿真驗證其功能。數(shù)字字形輸入輸出表2.2 十六進制7段顯示譯碼器輸出真值表三、實驗總結四、心得與體會實驗四 編碼器及其應用一、實驗目的掌握優(yōu)先編碼器的邏輯功能，學會編碼器的級聯(lián)擴展應用。二、實驗內(nèi)

8、容 1. 驗證優(yōu)先編碼器74148的邏輯功能，給出接線電路圖，并按表4.1輸入編碼信號，將各輸出端測試結果填入表4.1中。表4.1 優(yōu)先編碼器74148邏輯功能表輸 入輸 出SI7I6I5I4I3I2I1I0Y2Y1Y0YSYEX1011111111000100110011100111100111110011111100111111102. 用2片74148級聯(lián)擴展實現(xiàn)16線-4線編碼器的邏輯功能，畫出邏輯電路圖，給出Multisim接線電路圖，并驗證其邏輯功能填入表4.2。設編碼輸入信號為A15A0，編碼輸出信號為高電平有效的Z3Z0。表4.2 16線-4線優(yōu)先編碼器邏輯功能表輸 入輸 出S

9、A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0Z3Z2Z1Z0101111111111111111000110011110011111100111111110011111111110011111111111100111111111111110011111111111111103. 用4片74148級聯(lián)擴展實現(xiàn)32線-5線編碼器的邏輯功能，畫出邏輯電路圖，給出Multisim接線電路圖，并驗證其邏輯功能填入表4.3。設編碼輸入信號為A31A0，編碼輸出信號為高電平有效的Z4Z0。表4.3 32線-5線優(yōu)先編碼器邏輯功能表輸入最高優(yōu)先級信號輸 出Z4Z3Z2Z1Z0A

10、31=0A30=0A29=0A28=0A27=0A26=0A25=0A24=0A23=0A22=0A21=0A20=0A19=0A18=0A17=0A16=0A15=0A14=0A13=0A12=0A11=0A10=0A9=0A8=0A7=0A6=0A5=0A4=0A3=0A2=0A1=0A0=0三、實驗總結四、心得與體會 實驗五 譯碼器及其應用一、實驗目的掌握譯碼器的邏輯功能、級聯(lián)擴展方法及實現(xiàn)邏輯函數(shù)的方法二、實驗內(nèi)容1. 驗證3-8譯碼器74138的邏輯功能，給出接線電路圖，并按表5.1輸入譯碼信號，將各輸出端測試結果填入表5.1中。表5.1 3-8譯碼器74138邏輯功能表輸 入輸 出

11、0XXXXX11XXXX1X1XXX1000001000011000101000111001001001011001101001112. 用2片74138級聯(lián)擴展實現(xiàn)4線-16線譯碼器的邏輯功能，畫出邏輯電路圖，給出Multisim邏輯電路圖，并驗證其邏輯功能填入表5.2。設譯編碼輸入信號為B3B0，譯碼輸出信號為。表5.2 4線-16線譯碼器邏輯功能表輸 入輸 出B3B2B1B0說明00000001001000110100010101100111100010011010101111001101111011113. 用74138譯碼器和適當?shù)拈T電路實現(xiàn)邏輯函數(shù)，給出邏輯電路圖，并驗證其邏輯功能

12、填入表5.3。表5.3 邏輯函數(shù)真值表輸 入輸出ABCF0000010100111001011101114. (選做)用4線-16線譯碼器74LS154來實現(xiàn)實驗三 “內(nèi)容3十六進制顯示譯碼器”的邏輯功能。寫出邏輯表達式，給出邏輯電路圖，并驗證其邏輯功能。三、實驗總結四、心得與體會實驗六 組合邏輯電路設計（二）與數(shù)據(jù)選擇器一、實驗目的1.掌握數(shù)據(jù)選擇器的邏輯功能及實現(xiàn)邏輯函數(shù)的方法2.熟練掌握組合邏輯電路的設計方法二、實驗內(nèi)容1. 驗證4選1數(shù)據(jù)選擇器74153的邏輯功能，給出接線電路圖，并按表6.1輸入數(shù)據(jù)和選擇信號，將各輸出端測試結果填入表6.1中。表6.1 4選1數(shù)據(jù)選擇器74153邏輯

13、功能表輸 入輸出A1A0D3D2D1D0Y1XXXXXX000XXX0000XXX1001XX0X001XX1X010X0XX010X1XX0110XXX0111XXX2. 用8選1數(shù)據(jù)選擇器74151和適當?shù)拈T電路實現(xiàn)邏輯函數(shù)，給出邏輯電路圖，并驗證其邏輯功能填入表6.3。表6.2 8選1數(shù)據(jù)選擇器74151邏輯功能表輸 入輸 出A2A1A0D7D6D5D4D3D2D1D0YW1XXXXXXXXXXX010000XXXXXXX0010000XXXXXXX1100001XXXXXX0X010001XXXXXX1X100010XXXXX0XX010010XXXXX1XX100011XXXX0XX

14、X010011XXXX1XXX100100XXX0XXXX010100XXX1XXXX100101XX0XXXXX010101XX1XXXXX100110X0XXXXXX010110X1XXXXXX1001110XXXXXXX0101111XXXXXXX10表6.3 邏輯函數(shù)真值表輸 入輸出ABCF0000010100111001011101113.血型匹配電路設計：人的血型有A、B、AB、O四種，輸血時必須滿足圖6.1中用箭頭指示的授受關系。要求用8選1數(shù)據(jù)選擇器74151和適當?shù)拈T電路來實現(xiàn)。給出設計步驟，畫出邏輯圖，并在Multisim下驗證其邏輯功能。圖6.1輸血授受匹配關系三、實驗總

15、結四、心得與體會實驗七 觸發(fā)器一、實驗目的1 熟練掌握基本SR鎖存器的邏輯功能與電路構成。2 掌握觸發(fā)器的電路結構與工作原理及狀態(tài)轉(zhuǎn)換時序關系。3 掌握不同邏輯功能觸發(fā)器之間的相互轉(zhuǎn)換。二、實驗內(nèi)容1. 用或非門構成基本SR鎖存器，給出電路圖，并用Multisim仿真驗證其邏輯功能填入表7.1中。表7.1 用或非門構成的基本SR鎖存器功能表SR()'功能（鎖存器狀態(tài)）0000010100111001011101112. 用與非門構成基本SR鎖存器，給出電路圖，并用Multisim仿真驗證其邏輯功能填入表7.2中。表7.2 用與非門構成的基本SR鎖存器功能表()'功能（鎖存器狀態(tài)

16、）1101110100111001010000013. 驗證D觸發(fā)器74HC74的邏輯功能填入表7.3中。表7.3 D觸發(fā)器74HC74的功能輸 入現(xiàn)態(tài)次態(tài)功能說明CLKD01××001××110××010××111001101111011114. 用上升沿D觸發(fā)器加適當?shù)拈T電路實現(xiàn)JK觸發(fā)器的邏輯功能，寫出激勵信號邏輯表達式，給出邏輯電路圖，并用Multisim仿真驗證其邏輯功能填入表7.4中表7.4 用D觸發(fā)器實現(xiàn)的JK觸發(fā)器的邏輯功能輸入現(xiàn)態(tài)次態(tài)JKCLK0000010100111001011101115.

17、用下降沿JK觸發(fā)器加適當?shù)拈T電路實現(xiàn)D觸發(fā)器的邏輯功能，寫出激勵信號邏輯表達式，給出電路圖，并用Multisim仿真驗證其邏輯功能填入表7.5中表7.5 用JK觸發(fā)器實現(xiàn)的D觸發(fā)器的邏輯功能輸入現(xiàn)態(tài)次態(tài)DCLK000110116.用4個下降沿JK觸發(fā)器構成4位異步二進制計數(shù)器，給出電路圖，并用Multisim 仿真驗證其邏輯功能填入表7.6中表7.6 由4個下降沿JK觸發(fā)器構成的4位異步二進制計數(shù)器輸入現(xiàn)態(tài)次態(tài)CLK0000000100100011010001010110011110001001101010111100110111101111三、實驗總結四、心得與體會實驗八 邏輯電路綜合設計（

18、一）一、實驗目的1.熟練掌握觸發(fā)器的應用2.學會組合邏輯電路和時序邏輯電路的綜合設計應用二、實驗內(nèi)容1. 設計一個簡易4人知識競賽搶答電路，要求是：裁判掌握一個按鈕，作用是給電路復位和發(fā)出搶答開始命令；4名競賽者各掌握一個按鈕，每人對應一個指示燈，在主持人發(fā)出開始搶答命令后，哪位參賽者先按鈕其對應的指示燈亮，而后，再按鈕無效。.2. 設計一個8人知識競賽搶答電路，要求是：裁判掌握一個按鈕，作用是給電路復位和發(fā)出搶答開始命令；8名競賽者各掌握一個按鈕，在主持人發(fā)出開始搶答命令后，哪位參賽者先按鈕就在7段數(shù)碼管上顯示搶答者的編號。三、實驗總結四、心得與體會實驗九 計數(shù)器及其應用 一、實驗目的 掌握

19、集成同步二進制計數(shù)器的邏輯功能及實現(xiàn)其他進制的方法。 二、實驗內(nèi)容 1用Multisim仿真驗證4位同步二進制計數(shù)器74161的邏輯功能，并填入表6-1中。表6-1 4位同步二進制計數(shù)器74161的邏輯功能表輸 入輸 出清零預置使能時鐘預置數(shù)據(jù)輸入計數(shù)輸出進位R'DLD'EPETCLKD3D2D1D0Q3Q2Q1Q0TC0xxxxxxxx10x0111110x1111110xx00001100xxxxx1101xxxxx1110xxxxx1111xxxx 2用2片74161構成8位(模28)同步二進制計數(shù)器，給出電路接線圖，并用Multisim仿真驗證其邏輯功能。3分別采用反饋

20、清零法和反饋置數(shù)法用74161和適當?shù)倪壿嬮T電路構成10進制同步計數(shù)器，給出電路接線圖，并用Multisim仿真驗證其邏輯功能。4用2片74161和適當?shù)倪壿嬮T電路構成129進制(模129)同步計數(shù)器，給出電路接線圖，并用Multisim仿真驗證其邏輯功能。5用2片同步十進制計數(shù)器74160和適當?shù)倪壿嬮T電路構成60進制計數(shù)器，給出電路接線圖，并用Multisim仿真驗證其邏輯功能。三、實驗總結四、心得與體會實驗十 邏輯電路綜合設計（二）一、實驗目的 1.進一步掌握數(shù)字電子技術的理論知識，培養(yǎng)工程設計能力和綜合分析問題、解決問題的能力； 2.基本掌握常用電子電路的一般設計方法，提高電子電路的設

21、計和實驗能力； 3.熟悉并學會選用電子元器件，為以后從事生產(chǎn)和科研工作打下一定的基礎。二、實驗內(nèi)容用中小型規(guī)模集成電路設計一個數(shù)字電子時鐘電路，要求1具有“時”“分”“秒”的數(shù)字顯示功能，并可以對時分進行時間校準2.用RGB三色發(fā)光二極管設計一個“表盤”，通過對應發(fā)光二極管的依次點亮來模擬表盤顯示時間。 三、設計提示1.電路總體設計方案數(shù)字電子鐘的總體框圖如下圖所示，它由數(shù)碼顯示、七段顯示譯碼、發(fā)光二極管“表盤”顯示、譯碼、計數(shù)電路、時分校準電路、秒脈沖產(chǎn)生電路七部分組成。時計數(shù)器分計數(shù)器秒計數(shù)器校時電路215分頻電路時表盤顯示譯碼器時表盤顯示器時7段譯碼器時數(shù)碼顯示器分表盤顯示譯碼器分表盤顯

22、示器分7段譯碼器分數(shù)碼顯示器秒表盤顯示譯碼器秒表盤顯示器秒7段譯碼器秒數(shù)碼顯示器32768Hz振蕩電路秒脈沖2.控制電路設計當電源重新接通或走時出現(xiàn)誤差時需要對時間進行校正。時間校正的方法是：先切斷需校準的計數(shù)電路的計數(shù)脈沖輸入，將秒脈沖直接接到需要校正的時或分計數(shù)脈沖輸入端，待計數(shù)值達到要求后再切換回來即可。3. “分秒”六十進制計數(shù)電路設計為了接成六十進制計數(shù)器，首先將兩片74LS160接成百進制計數(shù)器，然后將電路的60狀態(tài)譯碼產(chǎn)生=0的信號，同時加到兩片74LS160上，使兩片74LS160同時置0，從而得到六十進制計數(shù)器。分秒個位計數(shù)輸出進位控制電路分秒十位計數(shù)輸出秒脈沖或分計數(shù)脈沖4“小時”二十四進制計數(shù)電路設計為了接成24進制計數(shù)器,首先將兩片74LS160接成百進制計數(shù)器。然后將電路的24狀態(tài)譯碼產(chǎn)生=0信號，同時加到兩片74LS160上，使兩片74LS160同時置0，從而得到二十四進制計數(shù)器。時十位時個位時計數(shù)脈沖5時分計數(shù)脈沖產(chǎn)生電路 將秒計數(shù)器的60狀態(tài)清零信號經(jīng)由與非門構成的基本SR鎖存器輸出分計數(shù)脈沖計數(shù)脈沖產(chǎn)生電路工作時序圖：6數(shù)碼管譯碼顯示電路設計 7振蕩分頻秒脈沖產(chǎn)生電路 振蕩電路由32768Hz晶體振蕩器加上適當?shù)碾娐窐嫵?。分頻電路由2片74393的4個異步4位二進制