四位十進(jìn)制頻率計(jì)

1、一、 設(shè)計(jì)任務(wù)與要求1. 設(shè)計(jì)4位十六進(jìn)制頻率計(jì)，學(xué)習(xí)較復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)方法；2. 深入學(xué)習(xí)數(shù)字系統(tǒng)設(shè)計(jì)的方法與步驟；3. 用元件例化語句寫出頻率計(jì)的頂層文件；4. 用VHDL硬件描述語言進(jìn)行模塊電路的設(shè)計(jì)；5. 設(shè)計(jì)硬件要求：PC機(jī)，操作系統(tǒng)為Windows2000/XP，本課程所用系統(tǒng)均為max+plus II 5.1設(shè)計(jì)平臺(tái)，GW48系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)。二、總體框圖2.1工作原理以及方案原理工作說明：根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1秒的對(duì)輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；1秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值鎖入鎖存器的鎖存信號(hào)和為下一測(cè)頻計(jì)數(shù)周期作準(zhǔn)備的計(jì)

2、數(shù)器清0信號(hào)。這3個(gè)信號(hào)可以由一個(gè)測(cè)頻控制信號(hào)發(fā)生器產(chǎn)生，即圖（a）中的TESTCTL，它的設(shè)計(jì)要求是，TESTCTL的計(jì)數(shù)使能信號(hào)CNT_EN能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器CNT4B的ENA使能端進(jìn)行同步控制。當(dāng)CNT_EN高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。在停止計(jì)數(shù)期間，首先需要產(chǎn)生一個(gè)鎖存信號(hào)LOAD，在該信號(hào)上升沿時(shí)，將計(jì)數(shù)器在前1秒鐘的計(jì)數(shù)值鎖存進(jìn)各鎖存器REG4B中，并由外部的7段譯碼器譯出，顯示計(jì)數(shù)值。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)之后，必須有一清零信號(hào)RST_CNT對(duì)計(jì)數(shù)器進(jìn)行清零

3、，為下1秒鐘的計(jì)數(shù)操作作準(zhǔn)備。其工作時(shí)序波形如圖(a)。圖(a) 頻率計(jì)測(cè)頻控制器TESTCTL測(cè)控時(shí)序圖2.2選擇的設(shè)計(jì)方案：1. 根據(jù)頻率計(jì)的工作原理，將電路劃分成控制器、計(jì)數(shù)器、鎖存器和LED顯示幾個(gè)模塊， 控制器產(chǎn)生1秒脈寬的計(jì)數(shù)允許信號(hào)、鎖存信號(hào)和計(jì)數(shù)器清零信號(hào)計(jì)數(shù)器對(duì)輸入信號(hào)的脈沖數(shù)進(jìn)行累計(jì)鎖存器鎖存測(cè)得的頻率值LED顯示將頻率值顯示在數(shù)碼管上2. 根據(jù)圖（a）、（b）及（1）（2）描述的4位十進(jìn)制頻率計(jì)的工作原理，利用max+plusII 5.1對(duì)以上三者的程序進(jìn)行文本編輯輸入和仿真測(cè)試并根據(jù)圖(b)，寫出頻率計(jì)的頂層文件，并給出其測(cè)頻時(shí)序波形，及其分析。3. 頻率計(jì)設(shè)計(jì)硬件驗(yàn)證

4、。編譯、綜合和適配頻率計(jì)頂層設(shè)計(jì)文件，并編程下載進(jìn)入目標(biāo)器件中。本實(shí)驗(yàn)?zāi)繕?biāo)器件是EP1K30TC144-3，實(shí)驗(yàn)電路選擇模式0，4個(gè)數(shù)碼管（數(shù)碼4-1：PIO31-PIO16）顯示測(cè)頻輸出；待測(cè)頻率輸入FIN由clock0輸入，頻率可選4Hz、256HZ . . .或更高；1HZ測(cè)頻控制信號(hào)F1HZ可由clock2輸入（用電路帽選選1Hz）。2.3、總體框圖三、 選擇器件1. 裝有Quartus II軟件的微型計(jì)算機(jī)。計(jì)算機(jī)的硬件盡可能高，至少可以實(shí)現(xiàn)Quartus II軟件的使用。2. 硬件實(shí)現(xiàn)的芯片為PFGA/CPLD，芯片管腳的數(shù)量要保證足夠設(shè)計(jì)的程序所要使用的數(shù)量，并且使其所有管腳都有

5、可分配的管腳，可以實(shí)現(xiàn)Quartus II上綜合、適配的程序下載后可以順利實(shí)現(xiàn)。四、 功能模塊（1）、十六進(jìn)制計(jì)數(shù)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC; RST : IN STD_LOGIC; ENA : IN STD_LOGIC; OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT4B;ARCHITECTURE

6、behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = '1' THEN CQI <= "0000" ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1; END IF; END IF; OUTY <= CQI ; END PROCESS P_REG ; -

7、進(jìn)位輸出 COUT<=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3);END behav;仿真圖（2）掃描儀模塊-seltimelibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity seltime is port(clk1,reset:in std_logic;D1,D2,D3,D4:in std_logic_vector(3 downto 0);daout:out std_logic_vect

8、or(3 downto 0);sel:out std_logic_vector(2 downto 0);end seltime;architecture fun of seltime is signal count:std_logic_vector(2 downto 0);beginsel<=count;process(clk1,reset)beginif(reset='0')thencount<="000"elsif(clk1 'event and clk1='1')thenif(count>="011&

9、quot;)thencount<="000"else count<=count+1;end if;end if;case count is when"000"=>daout<=D1;when"001"=>daout<=D2;when"010"=>daout<=D3;when"011"=>daout<=D4;when others=>NULL;end case;end process;end fun;仿真圖（3）、四位鎖存libra

10、ry ieee; use ieee.std_logic_1164.all;entity reg4b is port ( load : in std_logic; din : in std_logic_vector(3 downto 0); dout : out std_logic_vector(3 downto 0) );end reg4b;architecture behav of reg4b isbegin process(load, din)begin if load'event and load = '1' then dout <= din; end if

11、; end process;end behav;仿真圖（4）、測(cè)頻控制器library ieee; -use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testctl is port ( clkk : in std_logic; cnt_en,rst_cnt,load : out std_logic); end testctl;architecture behav of testctl is signal div2clk : std_logic;begin process( clkk ) begin if cl

12、kk'event and clkk = '1' then div2clk <= not div2clk; end if; end process; process (clkk, div2clk) begin if clkk='0' and div2clk='0' then rst_cnt <= '1' else rst_cnt <= '0' end if; end process; load <= not div2clk ; cnt_en <= div2clk;end beha

13、v;仿真圖（5）、七段數(shù)碼顯示-deled 模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity deled isport(num:in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0);end deled;architecture fun of deled isbeginled<="1111110"when num="0000"else "0110

14、000"when num="0001"else "1101101"when num="0010"else "1111001"when num="0011"else "0110011"when num="0100"else "1011011"when num="0101"else "1011111"when num="0110"else "1110000&qu

15、ot;when num="0111"else "1111111"when num="1000"else "1111011"when num="1001"else "1110111"when num="1010"else "0011111"when num="1011"else "1001110"when num="1100"else "0111101"whe

16、n num="1101"else "1001111"when num="1110"else "1000111"when num="1111"end fun;仿真圖（6）、3_8譯碼器模塊-decode3-8library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decode3_8 isport(sel:in std_logic_vector(2 downto 0);q:out std_logi

17、c_vector(7 downto 0); end decode3_8;architecture a of decode3_8 isbeginq<="11111110"when sel=0 else "11111101"when sel=1 else "11111011"when sel=2 else "11110111"when sel=3 else -"11101111"when sel=4 else - "11011111"when sel=5 else &quo

18、t;11111111"end a;仿真圖（7）、分頻器模塊-div_clk1library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div_clk1 isport(clk_in:in std_logic;div_out:out std_logic;div_clk2:out std_logic);end div_clk1;architecture a of div_clk1 issignal fre_n:integer range 0 to 100000;signal clk_tmp:std_logic;signa