同步復接器分接器的FPGA設計與實現(xiàn)畢業(yè)論文.doc

畢業(yè)論文同步復接器/分接器的FPGA設計與實現(xiàn)一. 復接器的設計本設計采用了將復接器通過軟件來實現(xiàn)，盡可能用軟件來實現(xiàn)更多的硬件電路1819。在FPGA設計中采用了分層設計，頂層為整個系統(tǒng)的原理框圖(見圖1)，框圖中包含了構成同步數(shù)字復接器的主要模塊，然后按各模塊的功能分別進行設計20。輸出電路時鐘分頻器內碼控制器內碼產生器內碼產生器內碼產生器內碼產生器時序發(fā)生器圖1 四路同步復接器的VHDL建?？驁D圖1的四路同步復接器框圖由分頻器、內碼控制器、時序產生器、內碼產生器、輸出電路等模塊組成2122。分頻器模塊的作用是用來產生一個256KHZ的時鐘信號，內碼控制器模塊的作用是通過三個地址控制端來控制內碼發(fā)生器的碼字依次輸出，時序發(fā)生器模塊的作用是產生四路時序來控制四路信號的輸出，內碼產生器模塊的作用是將八路并行輸入碼通過串行輸出，輸出電路模塊的作用是用一個三態(tài)門來控制四路信號分時輸出，從而實現(xiàn)復接功能。復接器的VHDL設計根據(jù)所劃分的幾大模塊分別用VHDL語言去描述，最后用元件調用語句和例化語句將它們連接起來。1. 分頻器 分頻器實際是一個計數(shù)器，在本設計中，其作用是將由晶體震蕩電路產生的4096KHZ的方波信號進行分頻，其16分頻(即256KHZ時鐘)輸出端作為內碼控制器的控制輸入端。其建模流程圖如圖2所示。時鐘CLK輸入開始計數(shù)=15計數(shù)器清零計數(shù)器計數(shù)圖2 16分頻計數(shù)器流程圖分頻器的VHDL描述程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count16 isport(clk: in std_logic; d,c,b,a: out std_logic);end count16;architecture rtl of count16 is signal count_4:std_logic_vector(3 downto 0);begin process(clk)beginif(clkevent and clk=1) thenif(count_4=1111) then count_4=0000; else count_4=count_4+1;end if;end if;end process;d=count_4(0);c=count_4(1);b=count_4(2);a=count_4(3);end rtl;上述程序在Max+plus II時序仿真波形如圖3所示。圖3 分頻器的時序仿真波形圖3中，a表示16分頻輸出，b表示8分頻輸出，c表示4分頻輸出，d表示2分頻輸出。由圖中可以看出，實際仿真波形圖與理論預期一致。2. 內碼控制器內碼控制器，實際也是一個分頻器，一個輸出端口輸出三位并行信號作為內碼產生器的地址控制端，另一輸出端作為時序產生器的控制端。內碼控制器對內碼產生器的控制功能表如表3.1所示。表3.1 內碼控制器對內碼產生器的控制功能表內碼控制器的3路輸出信號（A2A1A0）內碼產生器輸出信號位（Y0-Y7中選1）A2A1 A0Y000Y0001Y1010Y2011Y3100Y4101Y5110Y6111Y7表3.1中的A2、A1、A0分別表示內碼控制器內的二進制分頻器的8、4、2分頻信號。內碼產生器應循環(huán)并依次輸出從“000”、“001”、一直到“111”。這樣，內碼發(fā)生器每個時鐘節(jié)拍，輸出一位碼，通過輸出電路送到合路信道上，最終形成一路串行碼流。3. 時序產生器 時序產生器可產生脈寬為8個時鐘周期的四路時序信號。具體實現(xiàn)是：將內碼控制器的二分頻端通過一個32分頻器，其16分頻和32分頻輸出端作為2/4譯碼器的控制端，2/4譯碼器的四個輸出端，在經(jīng)過反相器后，便得出本設計所要求的四路時序。譯碼器的建模流程圖如圖4所示。分頻器的兩位輸出F2&F1F2&F1=11F2&F1=10F2&F1=00F2&F1=01輸出=0111輸出=1011輸出=1110輸出=1101圖4 譯碼器的VHDL建模流程圖譯碼器的VHDL描述程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yimaqi isport (f2,f1: in std_logic; y3,y2,y1,y0: out std_logic);end ;architecture rtl of yimaqi is signal indata:std_logic_vector(1 downto 0); signal y:std_logic_vector(3 downto 0); begin indatayyyyy=0000; end case; end process; y3=y(3); y2=y(2); y1=y(1); y0in0_8,d6=in0_7,d5=in0_6,d4=in0_5,d3=in0_4,d2=in0_3,d1=in0_2,d0=in0_1,d=k3,b=k2,c=k1,y=l0);u2:tri_gate0 port map(din0=l0,en=sx0,dout0=out0);end architecture nm0 ;library ieee;use ieee.std_logic_1164.all;entity mux8_0 isport(d7,d6,d5,d4,d3,d2,d1,d0:in std_logic; d,c,b:in std_logic; y :out std_logic );end mux8_0;architecture rtl of mux8_0 issignal sel:std_logic_vector(2 downto 0);begin sel=d&c&b; with sel select y=d0 when 000, d1 when 001, d2 when 010,d3 when 011, d4 when 100, d5 when 101, d6 when 110, d7 when 111, 0 when others; end rtl;library ieee;use ieee.std_logic_1164.all;entity tri_gate0 isport(din0,en:in std_logic; dout0 :out std_logic);end tri_gate0 ;architecture zas of tri_gate0 isbegin dout0=din0 when en=1 else Z;end zas;內碼產生器的仿真波形如圖7所示圖7 內碼產生器的仿真波形圖圖7中k3、k2、k1表示計數(shù)器的3位輸入控制端，in0_8到in0_1表示8位并行輸入碼，out0表示一路串行輸出碼，由圖中可以看出實際仿真結果與理論一致。5. 輸出電路 在時序產生器產生的四路時序信號的控制下(時序與內碼想與)，按順序依次將四路數(shù)碼接入同一通道，形成了一路串行碼，從而完成了四路數(shù)據(jù)碼的復接。實現(xiàn)的關鍵是三態(tài)與門的利用，就是當時序信號的上升沿到來，并且在高電平持續(xù)時間內，相應的八位碼以Y0，Y1，Y2，Y3，Y4，Y5，Y6，Y7的順序依次輸出，而在其他情況下，則以高阻的形態(tài)出現(xiàn)，當經(jīng)過一個時序周期(即32個碼元)后，就輸出一幀串行碼，從而實現(xiàn)了四路數(shù)據(jù)的同步復接。其中三態(tài)門的建模如圖8所示?？刂贫恕癳n”“en”=1 N Y輸出輸入信號輸出高阻圖8 三態(tài)門建模流程圖三態(tài)門的VHDL描述程序如下：library ieee;use ieee.std_logic_1164.all;entity tri_gate0 isport(din0,en:in std_logic; dout0 :out std_logic );end tri_gate0 ;architecture zas of tri_gate0 isbegin dout0=din0 when en=1 else Z;end zas;三態(tài)門的時序仿真波形如圖9所示。圖9 三態(tài)門的時序仿真波形圖圖9中en表示使能信號，din0表示輸入信號，dout0表示輸出信號，由圖中可以看出實際仿真結果與理論一致。6. 四路同步復接器系統(tǒng)的時序仿真 當?shù)谝宦贩致反a為“11001111”，第二路分路碼為“00111100”，第三路分路碼為“11110000”第四路分路碼為“00001111”時，四路同步復接器的系統(tǒng)模塊的時序仿真如圖10所示。 圖10 四路同步復接器系統(tǒng)的時序仿真圖圖10中的s0、s1、s2、s3分別表示不同相位的四路時序信號，每路時序信號的高電平持續(xù)時間剛好包含了8個(clk)時鐘周期，且在信號時序控制過程中，時序信號的高電平有效。在圖11的波形示例中，第1、2、3、4路分路碼在時間上分別對應第1、2、3、4路時序信號的高電平持續(xù)時間，從圖中可以看出一幀復用信號的序列為“11001111001111001111000000001111”。其時序仿真可以說明，該復接器示例的建模與程序設計是正確的。二. 分接器的設計1. 幀同步信號移位和時序信號恢復模塊該模塊表示幀同步信號移位和時序信號恢復電路。電路圖如圖11所示：圖11幀同步信號移位和時序信號恢復電路原理圖幀同步信號移位和時序信號恢復模塊的時序波形仿真圖如圖12所示：圖12幀同步信號移位和時序信號恢復電路時序波形仿真圖第1路時序信號恢復電路和第1個8位移位寄存器如圖12所示。圖12中STEPIN表示幀同步信號輸入；CLKIN表示時鐘信號輸入；DATAIN表示合路信號輸入；DATAOUT表示串行合路信號輸出；DATAOUT1表示幀同步信號移8位后的輸出；DATAOUT2表示同步信號移16位后的輸出；QOUT1表示第1路時序信號輸出。移存器74164的QH表示移8位后的輸出，QA表示移一位的輸出。第1路時序信號的恢復原理是：幀同步信號經(jīng)過第1個移位寄存器后，從QA端和QH端分別輸出延遲1位和延遲8位的幀同步信號，然后用QA端的幀同不脈沖的下降沿對D觸發(fā)器置“1”，而用QH端的幀同步脈沖作為D觸發(fā)的時鐘。又因為幀同步脈沖的寬度為一個碼元的寬度（即1個時鐘周期），那么由上述的兩個延遲幀同步信號控制一個D觸發(fā)器，則可輸出一路時序信號。依次類推，第2路時序信號是由延遲9位和延遲16位的幀同步信號分別經(jīng)過反相器后，再分別加到一個D觸發(fā)器的置1端和時鐘輸入端，從該D觸發(fā)器的Q端輸出。第3路時序信號是由延遲17位和延遲24位的幀同步信號分別經(jīng)過反相器后，再分別加到一個D觸發(fā)器的置1端和時鐘輸入端，從該D觸發(fā)器的Q端輸出。第4路時序信號是由延遲25位和延遲32位的幀同步信號分別經(jīng)過反相器后，再分別加到一個D觸發(fā)器的置1端和時鐘輸入端，從該D觸發(fā)器的Q端輸出。在這個模塊里的主要芯片是74164，其內部結構如圖13所示：圖13 芯片74164原理圖74164芯片有4個輸入端和8個輸出端，A、B輸入端作為第1個D觸發(fā)器的電平輸入端，CLK作為D觸發(fā)器的時鐘，QA是經(jīng)過1個時鐘延遲的的AB相與的輸出，QB是經(jīng)過2個時鐘延遲的的AB相與的輸出，依次類推，QH是經(jīng)過8個時鐘延遲的AN相與的輸出。2. 串/并變換模塊把串行合路信號變換成并行信號的電路原理圖如圖14所示：圖14 串/并變換模塊原理圖圖14中器件74374位8位D觸發(fā)器；端子CLKIN表示外時鐘輸入；DATAIN接來圖13中的DATAOUT（串行合路）信號；BN的接法根據(jù)具體情況而定，當與圖13中延遲8位的幀同步信號“DATAOUT1”時，則并行輸出為1路支路信號；當與圖13中延遲16位的幀同步信號“DATAOUT2”時，則并行輸出為2路支路信號；當與圖13中延遲24位的幀同步信號“DATAOUT3”時，則并行輸出為3路支路信號；當與圖13中延遲32位的幀同步信號“DATAOUT4”時，則并行輸出為4路支路信號。該串/并變換器具有串并變換狀態(tài)和狀態(tài)保持兩個功能。串/并變換模塊的時序波形仿真圖如圖15所示：DATAIN一直輸入“1”，OUT8OUT1全部輸出“1”。符合串/并變換模塊功能。圖15 串/并變換模塊的時序波形仿真圖在這個模塊里的主要芯片是74374，其內部結構如圖16所示：在串/并的模塊里的第1個74374的功能是將串行合路信號接入D8端，經(jīng)過一個D觸發(fā)器的時鐘延遲后，在用Q8作為輸入信號接到D7端，同樣經(jīng)過一個D觸發(fā)器的時鐘延遲后，在用Q7作為輸入信號接到D6端；這樣經(jīng)過8個D觸發(fā)器的始終延遲后，原本串行合路的第1位信號就從Q1輸出，而原本串信號的第8位信號則從Q8輸出。串行合路信號變換成并行信號后，在經(jīng)過第2個74374鎖存輸出后，這樣8位并行信號就成為同步信號。圖16 芯片74374原理圖3. 分路器模塊分路器模塊由四個子模塊構成，如圖17所示。每個子模塊對應一路支路信號分路電路。圖17 分路器模塊原理圖圖17中的BCEN表示并/串變換器的并行數(shù)據(jù)輸入與串行移位控制信號，接幀同步信號；DATAIN接串行復用信號；CLKIN接時鐘信號；CBEN1至CBEN4分別接四路不同延遲的時序信號；FENOUT1表示第1路串行支路信號輸出；FENOUT2表示第2路串行支路信號輸出；FENOUT3表示第3路串行支路信號輸出；FENOUT4表示第4路串行支路信號輸出。分路器模塊的時序波形仿真圖如圖18所示：由圖中可知，在CBEN1CBEN4分別有時鐘輸入的情況下，F(xiàn)ENOUT1 FENOUT4分別輸出各自的信號。圖18 分路器模塊的時序波形仿真圖圖19中的每個子模塊分為三個部分，即串/并變換器、分頻器和并/串變換器。每個子模塊的由串/并變換器、分頻器和并/串變換器組成，如圖20所示。串/并變換器的功能是，將接收到的串行復用信號按復用信號的時鐘，進行串并變換，并進行狀態(tài)鎖存。圖20 分路器子模塊原理圖并/串變換器的具體電路如圖21所示。并/串變換器時鐘速率是復用信號對應的時鐘速率的四分之一（用分頻器74161實現(xiàn)），以保證將復用器幀結構中的一個時隙擴展為一幀的寬度。由圖16可知，該串/并變換器還包括狀態(tài)鎖存功能，因此并/串變換器可利用串/并變換器中的狀態(tài)鎖存，以低速時鐘對并/串變換器的移位寄存器進行數(shù)據(jù)的低速移位。該并/串變換器包括兩個工作過程，首先完成并行數(shù)據(jù)的寫入功能，在BCEN=“0”期間進行；然后完成數(shù)據(jù)串行移位功能，在BCEN=“1”期間進行。并/串變換器在BCEN=“0”時，數(shù)據(jù)從串/并輸入到并/串變換器中，由D觸發(fā)器實現(xiàn)數(shù)據(jù)鎖存功能，將送過來的數(shù)據(jù)一一對應的D觸發(fā)器上；在BCEN=“1”時且CLK時鐘有效的情況下，OUTPUT依次輸出D8D1，D1經(jīng)過8個D觸發(fā)器的延遲，所以在最后一位輸出。圖21 并/串變換器的原理圖并/串變換器的時序仿真圖如圖22所示：圖中并路信號輸入“10101010”，串路信號輸出“1，0，1，0，1，0，1，0”符合并/串變換器的功能。圖22 并/串變換器的時序仿真圖4. 頂層模塊在幀同步信號移位和時序信號恢復模塊，串/并變換模塊，分路器模塊三大模塊都通過仿真后，就可以構建起頂層模塊。頂層模塊的原理圖如圖23所示：圖23 頂層模塊的原理圖5. 四路同步分接器系統(tǒng)的時序仿真圖24為四路同步分接器的時序仿真波形。圖中，STEPIN為幀同步信號輸入；DATAIN為串路復用信號輸入；CLKIN為時鐘輸入；DATAOUT是串行復用信號輸出；FENOUT1是第1路支路信號輸出；FENOUT2是第2路支路信號輸出；FENOUT3是第3路支路信號輸出；FENOUT4是第4路支路信號輸出。圖中的串行復用信號為“11110010111100001100110010101010”（一幀），第1路支路信號在一幀內為“11110010”；第2路支路信號在一幀內為“11110000”；第3路支路信號在一幀內為“11001100”；第4路支路信號在一幀內為“10101010”；從而實現(xiàn)了正確分接。圖24 四路同步分接器的時序仿真波形學位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的學位論文，是本人在導師的指導下進行的研究工作所取得的成果。盡我所知，除文中已經(jīng)特別注明引用的內容和致謝的地方外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的研究成果。對本文的研究做出重要貢獻的個人和集體，均已在文中以明確方式注明并表示感謝。本人完全意識到本聲明的法律結果由本人承擔。學位論文作者（本人簽名）： 年 月 日學位論文出版授權書本人及導師完全同意中國博士學位論文全文數(shù)據(jù)庫出版章程、中國優(yōu)秀碩士學位論文全文數(shù)據(jù)庫出版章程(以下簡稱“章程”)，愿意將本人的學位論文提交“中國學術期刊（光盤版）電子雜志社”在中國博士學位論文全文數(shù)據(jù)庫、中國優(yōu)秀碩士學位論文全文數(shù)據(jù)庫中全文發(fā)表和以電子、網(wǎng)絡形式公開出版，并同意編入CNKI中國知識資源總庫，在中國博碩士學位論文評價數(shù)據(jù)庫中使用和在互聯(lián)網(wǎng)上傳播，同意按“章程”規(guī)定享受相關權益。論文密級：公開保密（_年_月至_年_月）(保密的學位論文在解密后應遵守此協(xié)議)作者簽名：_ 導師簽名：_年_月_日 _年_月_日獨 創(chuàng) 聲 明本人鄭重聲明：所呈交的畢業(yè)設計(論文)，是本人在指導老師的指導下，獨立進行研究工作所取得的成果，成果不存在知識產權爭議。盡我所知，除文中已經(jīng)注明引用的內容外，本設計（論文）不含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品成果。對本文的研究做出重要貢獻的個人和集體均已在文中以明確方式標明。本聲明的法律后果由本人承擔。作者簽名: 二一年九月二十日畢業(yè)設計（論文）使用授權聲明本人完全了解濱州學院關于收集、保存、使用畢業(yè)設計（論文）的規(guī)定。本人愿意按照學校要求提交學位論文的印刷本和電子版，同意學校保存學位論文的印刷本和電子版，或采用影印、數(shù)字化或其它復制手段保存設計（論文）；同意學校在不以營利為目的的前提下，建立目錄檢索與閱覽服務系統(tǒng)，公布設計（論文）的部分或全部內容，允許他人依法合理使用。（保密論文在解密后遵守此規(guī)定）作者簽名: 二一年九月二十日致 謝時間飛逝，大學的學習生活很快就要過去，在這四年的學習生活中，收獲了很多，而這些成績的取得是和一直關心幫助我的人分不開的。首先非常感謝學校開設這個課題，為本人日后從事計算機方面的工作提供了經(jīng)驗，奠定了基礎。本次畢業(yè)設計大概持續(xù)了半年，現(xiàn)在終于到結尾了。本次畢業(yè)設計是對我大學四年學習下來最好的檢驗。經(jīng)過這次畢業(yè)設計，我的能力有了很大的提高，比如操作能力、分析問題的能力、合作精神、嚴謹?shù)墓ぷ髯黠L等方方面面都有很大的進步。這期間凝聚了很多人的心血，在此我表示由衷的感謝。沒有他們的幫助，我將無法順利完成這次設計。首先，我要特別感謝我的知道郭謙功老師對我的悉心指導，在我的論文書寫及設計過程中給了我大量的幫助和指導，為我理清了設計思路和操作方法，并對我所做的課題提出了有效的改進方案。郭謙功老師淵博的知識、嚴謹?shù)淖黠L和誨人不倦的態(tài)度給我留下了深刻的印象。從他身上，我學到了許多能受益終生的東西。再次對周巍老師表示衷心的感謝。其次，我要感謝大學四年中所有的任課老師和輔導員在學習期間對我的嚴格要求，感謝他們對我學習上和生活上的幫助，使我了解了許多專業(yè)知識和為人的道理，能夠在今后的生活道路上有繼續(xù)奮斗的力量。另外，我還要感謝大學四年和我一起走過的同學朋友對我的關心與支持，與他們一起學習、生活，讓我在大學期間生活的很充實，給我留下了很多難忘的回憶。最后，我要感謝我的父母對我的關系和理解，如果沒有他們在我的學習生涯中的無私奉獻和默默支持，我將無法順利完成今天的學業(yè)。四年的大學生活就快走入尾聲，我們的校園生活就要劃上句號，心中是無盡的難舍與眷戀。從這里走出，對我的人生來說，將是踏上一個新的征程，要把所學的知識應用到實際工作中去?；厥姿哪辏〉昧诵┰S成績，生活中有快樂也有艱辛。感謝老師四年來對我孜孜不倦的教誨，對我成長的關心和愛護。學友情深，情同兄妹。四年的風風雨雨，我們一同走過，充滿著關愛，給我留下了值得珍藏的最美好的記憶。在我的十幾年求學歷程里，離不開父母的鼓勵和支持，是他們辛勤的勞作，無私的付出，為我創(chuàng)造良好的學習條件，我才能順利完成完成學業(yè)，感激他們一直以來對我的撫養(yǎng)與培育。最后，我要特別感謝我的導師趙達睿老師、和研究生助教熊偉麗老師。是他們在我畢業(yè)的最后關頭給了我們巨大的幫助與鼓勵，給了我很多解決問題的思路，在此表示衷心的感激。老師們認真負責的工作態(tài)度，嚴謹?shù)闹螌W精神和深厚的理論水平都使我收益匪淺。他無論在理論上還是在實踐中，都給與我很大的幫助，使我得到不少的提高這對于我以后的工作和學習都有一種巨大的幫助，感謝他耐心的輔導。在論文的撰寫過程中老師們給予我很大的幫助，幫助解決了不少的難點，使得論文能夠及時完成，這里一并表示真誠的感謝。畢業(yè)設計（論文）原創(chuàng)性聲明和使用授權說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設計（論文），是我個人在指導教師的指導下進行的研究工作及取得的成果。盡我所知，除文中特別加以標注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機構的學位或學歷而使用過的材料。對本研究提供過幫助和做出過貢獻的個人或集體，均已在文中作了明確的說明并表示了謝意。作 者 簽 名： 日 期： 指導教師簽名： 日期： 使用授權說明本人完全了解 大學關于收集、保存、使用畢業(yè)設計（論文）的規(guī)定，即：按照學校要求提交畢業(yè)設計（論文）的印刷本和電子版本；學校有權保存畢業(yè)設計（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務；學校可以采用影印、縮印、數(shù)字化或其它復制手段保存論文；在不以贏利為目的前提下，學?？梢怨颊撐牡牟糠只蛉績热荨Ｗ髡吆灻?日 期： 學位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導師的指導下獨立進行研究所取得的研究成果。除了文中特別加以標注引用的內容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。對本文的研究做出重要貢獻的個人和集體，均已在文中以明確方式標明。本人完全意識到本聲明的法律后果由本人承擔。作者簽名： 日期： 年 月 日學位論文版權使用授權書本學位論文作者完全了解學校有關保留、使用學位論文的規(guī)定，同意學校保留并向國家有關部門或機構送交論文的復印件和電子版，允許論文被查閱和借閱。本人授權 大學可以將本學位論文的全部或部分內容編入有關數(shù)據(jù)庫進行檢索，可以采用影印、縮印或掃描等復制手段保存和匯編本學位論文。涉密論文按學校規(guī)定處理。作者簽名：日期： 年 月 日導師簽名： 日期： 年 月 日指導教師評閱書指導教師評價：一、撰寫（設計）過程1、學生在論文（設計）過程中的治學態(tài)度、工作精神 優(yōu) 良 中 及格 不及格2、學生掌握專業(yè)知識、技能的扎實程度 優(yōu) 良