組合邏輯電路的設(shè)計(jì)

組合邏輯電路的設(shè)計(jì)一實(shí)驗(yàn)?zāi)康?、掌握組合邏輯電路的設(shè)計(jì)方法。2、掌握實(shí)現(xiàn)組合邏輯電路的連接和調(diào)試方法。二實(shí)驗(yàn)儀器數(shù)字實(shí)驗(yàn)箱74LS00芯片等本實(shí)驗(yàn)所用的74LS00（四二輸入與非門(mén)）是一種低功耗肖特基集成TTL門(mén)電路，其及引線(xiàn)功能及排列圖如下：12123456789101112131474LS001A1B2A2B2YGND3Y3A3B4A4BVCC1Y4Y三實(shí)驗(yàn)原理組合邏輯電路是數(shù)字系統(tǒng)中邏輯電路形式的一種，它的特點(diǎn)是：電路任何時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻輸入信號(hào)（變量）的組合，而與電路的歷史狀態(tài)無(wú)關(guān)。組合邏輯電路的設(shè)計(jì)是在給定問(wèn)題（邏輯命題）情況下，通過(guò)邏輯設(shè)計(jì)過(guò)程，選擇合適的標(biāo)準(zhǔn)器件，搭接成實(shí)驗(yàn)給定問(wèn)題（邏輯命題）功能的邏輯電路。通常，設(shè)計(jì)組合邏輯電路按下述步驟進(jìn)行：其流程圖如圖1：列真值表。由真值表寫(xiě)出邏輯函數(shù)表達(dá)式。對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)。若由真值表寫(xiě)出的邏輯函數(shù)表達(dá)式不是最簡(jiǎn)，應(yīng)用公式法或卡諾圖進(jìn)行邏輯函數(shù)化簡(jiǎn)，得出最簡(jiǎn)式。如果對(duì)所用器件有要求，還需將最簡(jiǎn)式轉(zhuǎn)換成相應(yīng)的形式。按最簡(jiǎn)式畫(huà)出邏輯電路圖。設(shè)計(jì)要求設(shè)計(jì)要求真值表邏輯表達(dá)式卡諾圖簡(jiǎn)化的邏輯表達(dá)式邏輯圖圖1組合邏輯電路設(shè)計(jì)流程圖四實(shí)驗(yàn)任務(wù)1設(shè)計(jì)一個(gè)三變量的多數(shù)表決電路。解：（1）邏輯設(shè)計(jì)在這個(gè)邏輯問(wèn)題中，設(shè)A,B,C為輸入變量，分別代表參加表決的邏輯變量，變量為1表示贊成，為0表示反對(duì)。設(shè)Y為輸出變量，表示表決結(jié)果，為1表示通過(guò)，為0表示不通過(guò)。列出真值表如表：根據(jù)真值表寫(xiě)出Y的與或表達(dá)式，即：將上述表達(dá)式化簡(jiǎn)成與非的形式，即：（2）畫(huà)出表決電路圖并進(jìn)行驗(yàn)證2在一次拳擊比賽中A,B,C為主副副裁判，兩個(gè)或兩個(gè)以上裁判判為成功（其中一個(gè)為主裁判）則選手獲勝，獲勝為“1”，失敗為“0”，用與非門(mén)實(shí)現(xiàn)。解：（1）邏輯設(shè)計(jì)在這個(gè)邏輯問(wèn)題中，裁判同意用“1”表示，不同意用“0”表示。設(shè)Y為選手的表決結(jié)果，為1表示通過(guò)，為0表示不通過(guò)。列出真值表如表：根據(jù)真值表寫(xiě)出Y的與或表達(dá)式，即：將上述表達(dá)式化簡(jiǎn)成與非的形式，即：（2）畫(huà)出表決電路圖并進(jìn)行驗(yàn)證五實(shí)驗(yàn)