FPGA技術(shù)小結(jié)教案

FPGA技術(shù)小結(jié)

<集成電路設(shè)計(jì)>課程朱明程教學(xué)目標(biāo)整理和歸納FPGA的分類原理、FPGA的應(yīng)用設(shè)計(jì)方法學(xué);對(duì)前述課程的有關(guān)FPGA的根本理論和設(shè)計(jì)流程、設(shè)計(jì)技術(shù)的關(guān)鍵點(diǎn)給出整體的綜合的歸納和小結(jié);為順當(dāng)進(jìn)入應(yīng)用設(shè)計(jì)試驗(yàn)，奠定根底。主要內(nèi)容FPGA分類原理的小結(jié)FPGA應(yīng)用設(shè)計(jì)方法的小結(jié)國內(nèi)外FPGA專業(yè)網(wǎng)站的名稱、有關(guān)專業(yè)書籍FPGA應(yīng)用設(shè)計(jì)試驗(yàn)附錄:試驗(yàn)題目FPGA分類原理的小結(jié)不同編程原理的分類特征不同規(guī)模的分類特征系統(tǒng)級(jí)平臺(tái)FPGA器件的主要特征三類主流FPGA的比較表

功能名稱編程開關(guān)相對(duì)功耗可編程的靈活性系統(tǒng)時(shí)延系統(tǒng)資源的利用率SRAMFPGASRAM揮發(fā)性

小大不可預(yù)測相對(duì)高FLASH（EEPROM）CPLDFLASH非揮發(fā)性

大最小可預(yù)測不高反熔絲FPGA無源開關(guān)一次性

最小最大不可預(yù)測最高100%目前FPGA的進(jìn)展方向大規(guī)模系統(tǒng)級(jí)低電壓綠色器件專用功能器件模擬/數(shù)字混合FPGA局部重構(gòu)、自重構(gòu)、動(dòng)態(tài)重構(gòu)器件自重構(gòu)自適應(yīng)器件FPGA應(yīng)用設(shè)計(jì)方法的小結(jié)設(shè)計(jì)流程應(yīng)用設(shè)計(jì)的根本點(diǎn)設(shè)計(jì)流程的關(guān)鍵點(diǎn)綜合概念與設(shè)計(jì)技巧設(shè)計(jì)流程設(shè)計(jì)輸入設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)下載前后仿真器件應(yīng)用設(shè)計(jì)的根本點(diǎn)EDA工具IP及元件庫資源目標(biāo)下載板〔硬件試驗(yàn)?zāi)繕?biāo)〕設(shè)計(jì)流程的關(guān)鍵點(diǎn)設(shè)計(jì)輸入設(shè)計(jì)實(shí)現(xiàn)設(shè)計(jì)仿真設(shè)計(jì)下載綜合概念與設(shè)計(jì)技巧規(guī)律資源優(yōu)化綜合的概念依據(jù)約束條件的電路構(gòu)成優(yōu)化器件的選擇原則流水線技術(shù)低功耗設(shè)計(jì)原則組合門控的影響國內(nèi)外FPGA專業(yè)網(wǎng)站的名稱、有關(guān)專業(yè)書籍category=Publications/FPGA+Device+Families/Spartan-3<FPGA設(shè)計(jì)及應(yīng)用>西安電子科大出版社褚振勇等編FPGA應(yīng)用設(shè)計(jì)試驗(yàn)試驗(yàn)題目試驗(yàn)一隨機(jī)數(shù)發(fā)生器的原理分析與設(shè)計(jì)實(shí)現(xiàn)試驗(yàn)二四位乘法器的設(shè)計(jì)，要求用兩種不同的電路實(shí)現(xiàn)．試驗(yàn)的安排試驗(yàn)報(bào)告需要留意的要點(diǎn)附錄課堂教學(xué)提問：FPGA的主要三種分類，試列其主要特征？分別分析比較三類FPGA在編程靈敏性、資源利用率、時(shí)延特性方面的優(yōu)劣和緣由現(xiàn)代大規(guī)模的FPGA中，其DLL、BMEM、PIO等特征說明試述你知道的設(shè)計(jì)輸入方法，主流的檔案格式是？試述設(shè)計(jì)實(shí)現(xiàn)的參數(shù)指引和條件約束為何功能仿真正確的電路，在設(shè)計(jì)實(shí)現(xiàn)后的時(shí)延仿真時(shí)，可能消逝規(guī)律錯(cuò)誤，分析主要緣由，排列解決方法。不同編程原理的分類特征SRAMFPGAFLASH〔EEPROM〕CPLD反熔絲FPGA返回SRAMFPGA特征：揮發(fā)性的MEM工作時(shí)一般外接PROM系統(tǒng)時(shí)延不行猜測構(gòu)造圖SRAM開關(guān)圖返回SRAMFPGA構(gòu)造圖返回SRAM開關(guān)圖返回FLASH〔EEPROM〕CPLD特征：非揮發(fā)MEM工作時(shí)不需外接配置系統(tǒng)時(shí)延可猜測構(gòu)造圖MACROCELL圖返回FLASH〔EEPROM〕CPLD構(gòu)造圖返回MACROCELL圖返回反熔絲FPGA特征：無源開關(guān)〔一次性可編程〕工作時(shí)不需外接配置系統(tǒng)時(shí)延不行猜測功耗相對(duì)低構(gòu)造圖反熔絲圖返回反熔絲FPGA構(gòu)造圖返回反熔絲圖返回不同規(guī)模的分類特征小規(guī)模FPGA〔低價(jià)格、特色化特地應(yīng)用、低功耗〕大規(guī)模FPGA〔專用功能模塊、低功耗、IP庫、DSP庫〕系統(tǒng)級(jí)平臺(tái)FPGA〔內(nèi)置CPU核、總線構(gòu)造、軟硬件協(xié)同設(shè)計(jì)〕返回系統(tǒng)級(jí)平臺(tái)FPGA器件的主要特征〔1〕功能模塊DLL模塊BRAMPIOBANK內(nèi)部CPUDSPIP模塊〔2〕低電壓低功耗綠色器件〔3〕PSOC系統(tǒng)軟硬件協(xié)同設(shè)計(jì)CPU核總線構(gòu)造返回軟硬件協(xié)同設(shè)計(jì)返回Compiler/Linker(Simulator)CCode

DebuggerData2BlockRAMBitstreamStandardEmbeddedSWDevelopmentFlowStandardFPGAHWDevelopmentFlowSynthesizerPlace&RouteSimulator

VHDL/VerilogMicroBlazecodeinSpartan-3on-chipmemory??DownloadtoFPGAObjectCodeEmbedded

DevelopmentKitDLL模塊返回CLKINCLKOUTProgrammableDelayLineControlLogicCLKFBClockDistributionCLKINCLKOUTProgrammableOscillatorControlLogicCLKFBClockDistributionCLKINBRAM返回BlockRAMSpartan-3TrueDual-PortBlockRAMPortAPortBPIOBANK返回Singleendedanddifferential784single-ended,344differentialpairs622Mb/secLVDS24I/Ostandards,8flexibleI/ObanksPCI32/33and64/33supportEliminatecostlybustransceiversMultiplepackageoptionsVoltages:3.3V,2.5V,1.8V,1.5V,1.2VOnChipDigitallyControlledImpedanceBank2Bank0Bank1Bank5Bank4Bank3Bank7Bank6內(nèi)部CPU返回USBOPBUARTOPBUARTJTAGOPBUSBSystemACEOPBArbiterOPBTimerOPBSDRAMOPBVideoProcessorOPBI2CRS232RS232RS422XilinxSystemACECFSDRAM3x10bitADC3x10bitDACVGAInVGAOutClockGENCompactFlash64MBXilinxMemoryCPUNon-XilinxMixedSignalEmbeddedLogicDSPIP模塊返回××××++++++ParallelSpeedArea

××++++

DQ

SomewhereinbetweenSpeedArea

×++DQ

SerialSpeedArea

CPU核返回32BitRISCSoftProcessorSpeed:68D-MIPSat85MHz(inSpartan-3)102D-MIPSat150MHz(inVirtex-IIPro)$0.02*/DMIPSize: Only1050LogicCells1%ofaXC3S50006%ofaXC3S100060%ofaXC3S50總線構(gòu)造對(duì)于具有硬核CPU的SOPC類系統(tǒng)級(jí)FPGA產(chǎn)品,其中已加有特地的總線構(gòu)造,用于提高器件在構(gòu)成SOC系統(tǒng)時(shí)的信號(hào)傳輸效率和速度,一般而言,隨產(chǎn)品而定義.返回大規(guī)模系統(tǒng)級(jí)返回低電壓綠色器件AlteraStratix(1.5V)和APEX(1.5V)器件返回專用功能器件專用功能FPGA是指特地設(shè)計(jì)用于特征用途的產(chǎn)品,一般是小規(guī)模\低本錢器件:例如:用于通訊接口類\用于通訊協(xié)議的編碼或解碼類\用于數(shù)碼相機(jī)\數(shù)字玩具等用途中的ASIC類產(chǎn)品(直接由FPGA實(shí)現(xiàn)硬COPY)返回模擬/數(shù)字混合FPGA返回局部重構(gòu)、自重構(gòu)、動(dòng)態(tài)重構(gòu)器件返回自重構(gòu)自適應(yīng)器件還在探討爭論之中,深圳大學(xué)EDA技術(shù)中心的科研專題主要是在這個(gè)領(lǐng)域開展工作.返回EDA工具返回SpecificationDesignEntryFunctionalSimulationSynthesisStaticTimingAnalysisTimingConstraintsFloorplanningGateLevelSimulationPlaceandRouteStaticTimingAnalysisDelaySimulationSiliconFloorplanningIP庫資源返回DSPCORDICDirectDigitalSynthesizerFFTsDAFIRFilterMACFIRFilterLFSR

BitCorrelatorCICFilterCORDICDigitalDownConverterDirectDigitalSynthesizerFFT/IFFT-64,256,1024ptFIRFilterLFSRDSPFunctionsConvolutionalEncoderInterleaver/De-interleaverReedSolomonEncoderReedSolomonDecoderViterbiDecoderForwardErrorCorrectionAccumulatorAdder/SubtractorMultiplyGeneratorMACSine/Cosinelookuptable2’sComplementerMathFunctionsBlockMemoryCAMDistributedMemoryAsynchronousFIFOSynchronousFIFOMemoryFunctionsPCI32/33PCI64/33SPI-3SPI-4.2Lite8b/10bEncoder8b/10bDecoderPCINetworking&CommunicationsMicroBlaze32-BitRISC10/100EthernetMACTimer/Counter,GPIOSPI,I2CUARTJTAGUART16450/16550Processor&Peripherals目標(biāo)下載板〔硬件試驗(yàn)?zāi)繕?biāo)〕返回ControlUSERFUNCTIONILAUSERFUNCTIONUSERFUNCTIONILAILAChipscopeILAMultiLINXPCwithChipScopeMultiLINXCableJTAGConnectionTargetBoardTargetFPGAwithupto15ILAcorespercontrolcoreJTAG設(shè)計(jì)輸入輸入方法：圖形輸入、VHDL輸入、混合輸入檔案方式：平坦檔案、階層檔案庫的建立和修改返回階層檔案返回設(shè)計(jì)實(shí)現(xiàn)綜合優(yōu)化布局〔規(guī)律分解〕布線〔規(guī)律連接〕報(bào)告文件返回報(bào)告文件返回設(shè)計(jì)仿真人機(jī)交互仿真測試平臺(tái)驗(yàn)證全硬件系統(tǒng)仿真功能仿真

時(shí)延仿真返回功能仿真返回時(shí)延仿真返回設(shè)計(jì)下載PROM上電下載ISP在線電纜下載返回PROM上電下載返回VCCO=2.5VVCCAUX=2.5VVCCO=2.5VVCCJ=2.5VVCC=3.3VVCCINT=1.2VCLKD0CEOE/RESETCFCCLKDINDONEINIT_BPROG_B330

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ISP在線電纜下載返回MultiPROJTAGTargetBoard規(guī)律資源優(yōu)化所謂規(guī)律資源的優(yōu)化,概言之:1.將沒有使用到的規(guī)律在物理實(shí)現(xiàn)的過程中去除.2.依據(jù)約束條件,對(duì)電路實(shí)現(xiàn)時(shí)的規(guī)律資源賜予優(yōu)化配置.*時(shí)延約束*位置約束*構(gòu)造約束返回依據(jù)約束條件的電路構(gòu)成優(yōu)化返回器件的選擇原則從系統(tǒng)設(shè)計(jì)角度的目標(biāo)器件選擇原則電磁兼容設(shè)計(jì)的原則主流芯片原則多片系統(tǒng)原則從器件資源角度的目標(biāo)器件選擇原則器件的規(guī)律資源和目標(biāo)系統(tǒng)的規(guī)律需求相匹配器件的I/O腳的數(shù)目需滿足目標(biāo)系統(tǒng)的要求系統(tǒng)的時(shí)鐘頻率要滿足器件原胞、布線時(shí)的時(shí)延限制要求返回流水線技術(shù)1流水線技術(shù)的概念流水線技術(shù)2返回流水線的應(yīng)用設(shè)計(jì)低功耗設(shè)計(jì)原則返回系統(tǒng)和算法級(jí)低功耗設(shè)計(jì)技術(shù)優(yōu)化操作、優(yōu)化把握、優(yōu)化編碼構(gòu)造級(jí)低功耗設(shè)計(jì)技術(shù)優(yōu)化構(gòu)造〔并行構(gòu)造、流水線構(gòu)造〕規(guī)律級(jí)低功耗設(shè)計(jì)技術(shù)優(yōu)化規(guī)律物理級(jí)低功耗設(shè)計(jì)技術(shù)優(yōu)化布局布線、優(yōu)化時(shí)鐘、優(yōu)化I/O組合門控的影響返回門控時(shí)鐘毛刺產(chǎn)生原理及其避開方法試驗(yàn)一隨機(jī)數(shù)發(fā)生器的原理分析與設(shè)計(jì)實(shí)現(xiàn)1．問題說明隨機(jī)數(shù)發(fā)生器可產(chǎn)生兩個(gè)隨機(jī)數(shù)，由一開關(guān)〔RIN〕進(jìn)展把握，RIN為1時(shí)隨機(jī)數(shù)發(fā)生器被去除，RIN為0時(shí)隨機(jī)數(shù)發(fā)生器將產(chǎn)生兩個(gè)1～6的隨機(jī)數(shù)。2．試驗(yàn)要求