eda課程設(shè)計(jì)說明書數(shù)字鐘控制器設(shè)計(jì)大學(xué)論文

緒論1.1EDA技術(shù)的介紹EDA是電子設(shè)計(jì)自動化（ElectronicDesignAutomation）縮寫，EDA是以計(jì)算機(jī)為工具，根據(jù)硬件描述語言HDL(HardwareDescriptionlanguage)完成的邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標(biāo)芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個(gè)特殊的軟件包，即綜合器和設(shè)配器。綜合器的功能就是將設(shè)計(jì)者在EDA平臺上完成的針對某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)化和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實(shí)驗(yàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述和給定的硬件結(jié)構(gòu)用一定的方法聯(lián)系起來。1.2EDA技術(shù)的必要性數(shù)字電路課程設(shè)計(jì)是數(shù)字電路設(shè)計(jì)型實(shí)驗(yàn)中的重要部分，它要求運(yùn)用電子技術(shù)課程中有關(guān)的理論知識和實(shí)驗(yàn)方法，完成一些綜合性較強(qiáng)的設(shè)計(jì)課題。由于目前在數(shù)字電路實(shí)驗(yàn)教學(xué)中，大部分院校仍然用中小規(guī)模的通用集成電路來實(shí)現(xiàn)設(shè)計(jì)功能，當(dāng)設(shè)計(jì)的數(shù)字電子鐘系統(tǒng)比較復(fù)雜，需要多個(gè)集成芯片和大量連線時(shí)，就增加了設(shè)計(jì)電路板的難度和故障調(diào)試難度，延長了設(shè)計(jì)周期，降低了學(xué)生的學(xué)習(xí)興趣；同時(shí)，常用中小規(guī)模集成芯片的大量重復(fù)使用也大大增加了設(shè)計(jì)成本。因此，在數(shù)字電路課程設(shè)計(jì)中引入EDA技術(shù)，采用當(dāng)前國際先進(jìn)的設(shè)計(jì)方法和理念，改革傳統(tǒng)的課程設(shè)計(jì)方法，已經(jīng)成為一種趨勢。在學(xué)校電子技術(shù)實(shí)驗(yàn)的課程教學(xué)中，最讓實(shí)驗(yàn)老師感到頭痛的有兩個(gè)方面：一是由于電路的連接、電子元件的損壞或儀器毛病，為了查找這些問題，使得一個(gè)實(shí)驗(yàn)在相對短暫的時(shí)間內(nèi)難以完成；二是儀器壞了要修理，元件壞了要拆換，連接導(dǎo)線、電纜線損壞也要調(diào)換等等。這些不僅大大增加了實(shí)驗(yàn)的開支，同是實(shí)驗(yàn)室的管理也非常困難。應(yīng)用EDA虛擬的電子實(shí)驗(yàn)平臺，讓學(xué)生坐在計(jì)算機(jī)旁進(jìn)行各種電子線路的仿真實(shí)驗(yàn)與在實(shí)驗(yàn)室使用真實(shí)的儀器、進(jìn)行電子線路實(shí)驗(yàn)，具有同樣的感受和更具有真實(shí)的實(shí)驗(yàn)效果。學(xué)生可以在虛擬的元器件庫中拿取元器件；可以在虛擬的儀器庫中拿取儀器與儀表；同樣可以用導(dǎo)線與電纜連接電路；可以選擇器件的參數(shù)，可以對電路進(jìn)行調(diào)試、分析；可以在示波器的顯示屏上觀測到所測電壓、電流的波形，可以通過儀表讀取被測參數(shù)的值，這一切都非常逼真。做仿真實(shí)驗(yàn)一般不會損壞儀器，不會燒壞儀器（除非把計(jì)算機(jī)損壞）。只要按照規(guī)定的方法進(jìn)行實(shí)驗(yàn)，都能夠達(dá)到預(yù)期的實(shí)驗(yàn)?zāi)康摹？梢?，用EDA軟件進(jìn)行仿真電子實(shí)驗(yàn)的確可以達(dá)到事半功倍的效果。所以在數(shù)字電路課程設(shè)計(jì)中學(xué)習(xí)EDA技術(shù)是非常必要的。1.3QuartusII簡介QuartusII

是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，QuartusII通過和DSPBuilder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。2方案設(shè)計(jì)數(shù)字電子鐘的主體由時(shí)、分、秒三個(gè)模塊組成，其中分秒模塊同為60進(jìn)制計(jì)數(shù)，所以編寫成一個(gè)VHDL語句，時(shí)模塊以24進(jìn)制計(jì)數(shù)。由分頻模塊提供脈沖，1Hz脈沖送入秒模塊的時(shí)鐘信號，當(dāng)計(jì)滿60個(gè)脈沖時(shí)，產(chǎn)生進(jìn)位信號，送給分模塊的時(shí)鐘信號；當(dāng)分模塊產(chǎn)生進(jìn)位信號時(shí)，就將進(jìn)位信號送入時(shí)脈沖的時(shí)鐘信號，再通過六位數(shù)碼管顯示。鬧鐘模塊接入分秒模塊的顯示輸出，當(dāng)?shù)竭_(dá)整點(diǎn)時(shí)，將信號輸出給揚(yáng)聲器，通過揚(yáng)聲器報(bào)時(shí)。外接兩個(gè)按鍵，經(jīng)過消抖模塊，調(diào)整時(shí)、分模塊的進(jìn)位，從而實(shí)現(xiàn)置數(shù)功能。同時(shí)再外接一個(gè)按鍵作為清零信號輸入。設(shè)計(jì)的系統(tǒng)框圖如圖1所示。圖1數(shù)字鐘控制器系統(tǒng)框圖3模塊設(shè)計(jì)3.1分秒模塊分秒模塊作為核心模塊，以60進(jìn)制計(jì)數(shù)，電路運(yùn)行時(shí)，從0開始計(jì)數(shù)，到59時(shí)，計(jì)滿一個(gè)周期，就產(chǎn)生進(jìn)位信號，輸給下一個(gè)模塊，然后重新計(jì)數(shù)。通過按鍵控制清零信號。不過分模塊比秒模塊多連接一個(gè)按鍵，控制置數(shù)輸入，其次，秒模塊的時(shí)鐘信號來自分頻模塊分出的1Hz頻率信號，而分模塊則來自秒模塊的進(jìn)位信號。由VHDL語句生成的頂層文件如圖2所示。圖2分秒模塊頂層文件VHDL源程序描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT_SISPORT(CLK,CLR:INSTD_LOGIC;OUT_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OUT_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0);C:OUTSTD_LOGIC);ENDCNT_S;ARCHITECTUREONEOFCNT_SISSIGNALS_H:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALS_L:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR)BEGINIFCLK'EVENTANDCLK='1'THENIFS_L(3DOWNTO0)<"1001"THENS_L(3DOWNTO0)<=S_L(3DOWNTO0)+1;C<='0';ELSIFS_H(3DOWNTO0)<"0101"THENS_L(3DOWNTO0)<="0000";S_H(3DOWNTO0)<=S_H(3DOWNTO0)+1;ELSES_L(3DOWNTO0)<="0000";S_H(3DOWNTO0)<="0000";C<='1';ENDIF;ENDIF;IFCLR='1'THENS_L(3DOWNTO0)<="0000";S_H(3DOWNTO0)<="0000";ENDIF;OUT_H<=S_H;OUT_L<=S_L;ENDPROCESS;ENDONE;波形仿真如圖3和圖4所示。圖3分秒模塊波形仿真圖4進(jìn)位輸出顯示由波形仿真可看出，當(dāng)CLR為高電平時(shí)，時(shí)鐘清零，停止計(jì)數(shù)。當(dāng)計(jì)數(shù)到59時(shí)，下一個(gè)時(shí)鐘上升沿到來時(shí)重新計(jì)數(shù)，并且產(chǎn)生進(jìn)位信號，符合設(shè)計(jì)要求。3.2時(shí)模塊時(shí)模塊采用24位進(jìn)制，每計(jì)滿24個(gè)脈沖后重新計(jì)數(shù)。時(shí)鐘脈沖來自分模塊的進(jìn)位信號，當(dāng)進(jìn)位信號來臨時(shí)，時(shí)模塊開始計(jì)時(shí)。同時(shí)通過按鍵控制清零信號和置數(shù)信號。由VHDL語句生成的頂層文件如圖5所示。圖5時(shí)模塊的頂層文件圖VHDL源程序描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT_HISPORT(CLK,CLR:INSTD_LOGIC;OUT_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OUT_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT_H;ARCHITECTUREONEOFCNT_HISSIGNALS_H:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALS_L:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,CLR)BEGINIFCLR='1'THENS_H<="0000";S_L<="0000";ELSIFCLK='1'ANDCLK'EVENTTHENIFS_H="0010"ANDS_L="0011"THENS_L<="0000";S_H<="0000";ELSIFS_L<"1001"THENS_L<=S_L+1;ELSES_L<="0000";S_H<=S_H+1;ENDIF;ENDIF;ENDPROCESS;OUT_H<=S_H;OUT_L<=S_L;END;波形仿真如圖6所示。圖6時(shí)模塊仿真波形由波形仿真可看出，當(dāng)CLR為高電平時(shí)，時(shí)鐘清零，當(dāng)計(jì)數(shù)到23時(shí)，下一個(gè)時(shí)鐘上升沿到來時(shí)就重新計(jì)數(shù)，并且產(chǎn)生進(jìn)位信號，符合設(shè)計(jì)要求。3.3消抖模塊在按鍵控制置數(shù)功能時(shí)，鍵閉合和斷開時(shí)都會產(chǎn)生電壓抖動，抖動會影響到按鍵輸出的結(jié)果。所以為了保證按鍵輸出的正確性，需要去除抖動，所以編寫出消抖模塊。由VHDL語句生成的頂層文件如圖7所示。圖7消抖模塊頂層文件圖VHDL源程序描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYXIAODOUISPORT(DIN,CLK:INSTD_LOGIC;DOUT:OUTSTD_LOGIC);END;ARCHITECTURERTLOFXIAODOUISBEGINPROCESS(DIN)VARIABLET:INTEGERRANGE0TO63:=0;BEGINIFDIN='1'THENIFCLK'EVENTANDCLK='1'THENT:=T+1;IFT>10THENDOUT<='1';T:=T-1;ELSEDOUT<='0';ENDIF;ENDIF;ELSEDOUT<='0';T:=0;ENDIF;ENDPROCESS;ENDRTL;波形仿真圖如圖8所示。圖8消抖模塊波形仿真圖由波形看出，掃描信號DIN產(chǎn)生的高電平很短時(shí)，將被認(rèn)為是抖動，會被去除，不會產(chǎn)生輸出信號DOUT，只有當(dāng)DIN的高電平持續(xù)一段時(shí)間，才能輸出DOUT信號，去除抖動成功，符合設(shè)計(jì)要求。3.4整點(diǎn)報(bào)時(shí)模塊整點(diǎn)報(bào)時(shí)模塊的輸入信號為分、秒的輸出顯示信號。當(dāng)達(dá)到整點(diǎn)，即分、秒都顯示為00的時(shí)候，將輸出高電平，給揚(yáng)聲器，實(shí)現(xiàn)到達(dá)整點(diǎn)報(bào)時(shí)的功能。由VHDL語句生成的頂層文件如圖9所示。圖9整點(diǎn)報(bào)時(shí)模塊頂層文件圖VHDL源程序描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYZDBSISPORT(CLK:INSTD_LOGIC;TENM,ONEM,TENS,ONES:INSTD_LOGIC_VECTOR(3DOWNTO0);Q:OUTSTD_LOGIC);ENDZDBS;ARCHITECTUREBEHAVOFZDBSISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENIFTENM="0000"ANDONEM="0000"ANDTENS="0000"ANDONES="0000"THENQ<='1';ELSEQ<='0';ENDIF;ENDIF;ENDPROCESS;ENDBEHAV；波形仿真圖如圖10所示。圖10整點(diǎn)報(bào)時(shí)模塊波形仿真圖由波形可以看出，只有當(dāng)四個(gè)輸入端全為0000時(shí)，輸出端Q才會產(chǎn)生高電平的信號，符合設(shè)計(jì)要求。3.5分頻模塊由于設(shè)計(jì)中需用到兩個(gè)不同的頻率1Hz和1000Hz，而我們只能從實(shí)驗(yàn)箱中得到1Hz的頻率，得不到1000Hz的頻率。所以，決定用分頻器將20MHz的頻率分出我們所需要的1Hz和1000Hz。3.5.1分頻1Hz模塊由VHDL語句生成的頂層模塊如圖11所示。圖11分頻1Hz頂層文件圖VHDL源程序描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFENPIN1ISPORT(CLK_IN:INSTD_LOGIC;FOUT:OUTSTD_LOGIC);END;ARCHITECTUREONEOFFENPIN1ISSIGNALCNT:INTEGERRANGE0TO5000000;SIGNALCLK_OUT:STD_LOGIC;BEGINPROCESS(CLK_IN)BEGINIFCLK_IN'EVENTANDCLK_IN='1'THENIFCNT=4999999THENCNT<=0;CLK_OUT<=NOTCLK_OUT;ELSECNT<=CNT+1;ENDIF;ENDIF;ENDPROCESS;FOUT<=CLK_OUT;ENDONE;波形仿真圖如圖12所示。圖12分頻1Hz波形仿真圖這個(gè)分頻模塊主要輸出時(shí)長1s的脈沖，輸出給秒模塊、鬧鐘模塊，使秒模塊開始計(jì)數(shù)，給整個(gè)時(shí)鐘提供開始計(jì)時(shí)的脈沖信號。同時(shí)提供給整點(diǎn)報(bào)時(shí)需要的高低頻率信號。3.5.2分頻1000Hz模塊由VHDL語句生成的頂層文件如圖13所示。圖13分頻1000Hz頂層文件圖VHDL源程序描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFENPIN1000ISPORT(CLK_IN:INSTD_LOGIC;FOUT:OUTSTD_LOGIC);END;ARCHITECTUREONEOFFENPIN1000ISSIGNALCNT:INTEGERRANGE0TO5000;SIGNALCLK_OUT:STD_LOGIC;BEGINPROCESS(CLK_IN)BEGINIFCLK_IN'EVENTANDCLK_IN='1'THENIFCNT=4999THENCNT<=0;CLK_OUT<=NOTCLK_OUT;ELSECNT<=CNT+1;ENDIF;ENDIF;ENDPROCESS;FOUT<=CLK_OUT;ENDONE;波形仿真圖如圖14所示。圖14分頻1000Hz模塊波形仿真圖這個(gè)分頻模塊提供消抖模塊所需的高低頻率信號，使消抖模塊能夠?qū)崿F(xiàn)正常的運(yùn)行。4頂層原理圖頂層原理圖各個(gè)模塊的頂層文件圖構(gòu)成。主要有分秒模塊、時(shí)模塊、整點(diǎn)報(bào)時(shí)模塊、消抖模塊、分頻1Hz模塊和分頻1000Hz模塊。各模塊按照輸入信號和輸出信號之間的聯(lián)系進(jìn)行連接。時(shí)鐘輸入為20MHz，首先經(jīng)過分頻1Hz模塊，送入作為秒計(jì)數(shù)的分秒模塊，當(dāng)秒計(jì)滿60個(gè)脈沖時(shí)，通過輸出進(jìn)位信號，輸入給作為分計(jì)數(shù)的分秒模塊，分開始進(jìn)行計(jì)數(shù)。當(dāng)分產(chǎn)生進(jìn)位信號時(shí)，將信號送入時(shí)模塊的輸入，時(shí)開始計(jì)數(shù)，三個(gè)模塊的輸出接6位數(shù)碼管顯示。分、秒的輸出同時(shí)接入整點(diǎn)報(bào)時(shí)模塊的輸入，當(dāng)4位輸入都為00時(shí)，輸出。外接兩個(gè)輸入，經(jīng)過消抖模塊，控制時(shí)、分的輸入，完成置數(shù)功能。消抖模塊的時(shí)鐘脈沖由分頻1000Hz模塊得到。外接另一個(gè)按鍵，作為清零信號輸入。頂層原理圖如15所示。圖15頂層原理圖VHDL源程序描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCLOCKISPORT(CLK0:INSTD_LOGIC;--輸入1MHZCLR0:INSTD_LOGIC; KEY1_M:INSTD_LOGIC;--調(diào)時(shí)調(diào)分鍵 KEY2_H:INSTD_LOGIC;SPEAK:OUTSTD_LOGIC; SECH:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--時(shí)分秒輸出 SECL:OUTSTD_LOGIC_VECTOR(3DOWNTO0); MINH:OUTSTD_LOGIC_VECTOR(3DOWNTO0); MINL:OUTSTD_LOGIC_VECTOR(3DOWNTO0); HOUH:OUTSTD_LOGIC_VECTOR(3DOWNTO0); HOUL:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREONEOFCLOCKIS SIGNALSCLK,SCLK_X:STD_LOGIC;SIGNALSCO1,SCOM:STD_LOGIC; SIGNALSCO2,SCOH:STD_LOGIC;SIGNALS1,S2:STD_LOGIC; SIGNALSMINH,SMINL:STD_LOGIC_VECTOR(3DOWNTO0); SIGNALSSECH,SSECL:STD_LOGIC_VECTOR(3DOWNTO0);COMPONENTCNT_S--分和秒模塊PORT(CLK,CLR:INSTD_LOGIC;OUT_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OUT_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0);C:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTCNT_H--時(shí)模塊PORT(CLK,CLR:INSTD_LOGIC;OUT_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);OUT_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;COMPONENTFENPIN1--分至1HZPORT(CLK_IN:INSTD_LOGIC;FOUT:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTFENPIN1000--分至1000HZPORT(CLK_IN:INSTD_LOGIC;FOUT:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTZDBS--整點(diǎn)報(bào)時(shí)PORT(CLK:INSTD_LOGIC;TENM,ONEM,TENS,ONES:INSTD_LOGIC_VECTOR(3DOWNTO0);Q:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTXIAODOU--消抖模塊PORT(DIN,CLK:INSTD_LOGIC;DOUT:OUTSTD_LOGIC);ENDCOMPONENT;BEGIN PROCESS(CLK0,KEY1_M,KEY2_H,SCO1,SCO2)--調(diào)時(shí)調(diào)分 BEGIN IFCLK0'EVENTANDCLK0='1'THENIFSCO1='1'ORS1='1'THENSCOM<='1'; ELSESCOM<='0'; ENDIF; IF(SCO2='1'ANDSCO1='1')ORS2='1'THENSCOH<='1'; ELSESCOH<='0'; ENDIF; ENDIF; ENDPROCESS;U1:CNT_SPORTMAP(CLK=>SCLK,CLR=>CLR0,C=>SCO1,OUT_L=>SSECL,OUT_H=>SSECH); U2:CNT_SPORTMAP(CLK=>SCOM,CLR=>CLR0,C=>SCO2,OUT_L=>SMINL,OUT_H=>SMINH); U3:CNT_HPORTMAP(CLK=>SCOH,CLR=>CLR0,OUT_L=>HOUL,OUT_H=>HOUH); U4:XIAODOUPORTMAP(DIN=>KEY1_M,CLK=>SCLK_X,DOUT=>S1); U5:XIAODOUPORTMAP(DIN=>KEY2_H,CLK=>SCLK_X,DOUT=>S2);U6:FENPIN1PORTMAP(CLK_IN=>CLK0,FOUT=>SCLK);U7:FENPIN1000PORTMAP(CLK_IN=>CLK0,FOUT=>SCLK_X);U8:ZDBSPORTMAP(CLK=>SCLK,TENM=>SMINH,ONEM=>SMINL,TENS=>SSECH,ONES=>SSECL,Q=>SPEAK);SECL<=SSECL;SECH<=SSECH;MINL<=SMINL;MINH<=SMINH;END;波形仿真圖如圖16和圖17所示。圖16頂層原理圖計(jì)數(shù)仿真波形圖17頂層原理圖清零仿真波形由波形仿真可以看出，時(shí)、分、秒各自實(shí)現(xiàn)了各自進(jìn)制的計(jì)數(shù)功能，當(dāng)秒計(jì)數(shù)計(jì)滿59時(shí)，分計(jì)數(shù)進(jìn)位，當(dāng)分計(jì)數(shù)計(jì)滿59時(shí)，時(shí)計(jì)數(shù)進(jìn)位。當(dāng)清零信號為高電平時(shí)，時(shí)鐘清零。當(dāng)時(shí)鐘顯示全為00時(shí)，SPEAK即鬧鐘信號為高電平輸出。實(shí)現(xiàn)了所要實(shí)現(xiàn)的功能，符合設(shè)計(jì)要求。5下載測試由于設(shè)計(jì)為數(shù)字鐘控制器，所以選擇模式7下載測試。根據(jù)模式7的引腳控制、數(shù)碼管顯示，結(jié)合頂層原理圖的設(shè)計(jì)，完成引腳鎖定。引腳鎖定圖如圖18所示。圖18引腳鎖定圖下載到實(shí)驗(yàn)箱上，通過數(shù)碼管顯示，可以看到，設(shè)計(jì)實(shí)現(xiàn)了時(shí)分秒的走時(shí)和進(jìn)位功能，每60秒向分進(jìn)位1，每60分向時(shí)進(jìn)位1，每23時(shí)59分59秒，