2FSK數(shù)字調(diào)制通信系統(tǒng)的設(shè)計

2FSK數(shù)字調(diào)制通信系統(tǒng)的設(shè)計Xxxxxxx畢業(yè)設(shè)計（論文）第42頁共42頁第43頁共43頁2FSK數(shù)字調(diào)制通信系統(tǒng)的設(shè)計摘要調(diào)制解調(diào)器是通信系統(tǒng)中的關(guān)鍵設(shè)備，其性能的好壞直接關(guān)系到整個系統(tǒng)的性能。本次設(shè)計的FSK調(diào)制系統(tǒng)具有抗干擾、抗噪聲、抗衰減性能較強、技術(shù)復(fù)雜程度比較低、成本低等諸多優(yōu)點，因而廣泛應(yīng)用與實際電路中。在中低速數(shù)據(jù)傳輸通信系統(tǒng)中得到了較為廣泛的應(yīng)用。此外，許多集成芯片里也用到了FSK調(diào)制技術(shù)。本次設(shè)計的FSK電路可廣泛用于計算機網(wǎng)絡(luò)、辦公自動化、遠程自控系統(tǒng)及移頻通信中。現(xiàn)代通信系統(tǒng)要求通信距離遠、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個重要方向。從最早的模擬調(diào)幅調(diào)頻技術(shù)的日臻完善,到現(xiàn)在數(shù)字調(diào)制技術(shù)的廣泛運用,使得信息的傳輸更為有效和可靠.。采用FSK調(diào)制方式的主要優(yōu)點是：①無需載波恢復(fù)，大大降低了系統(tǒng)復(fù)雜度。②對幅度的非線性抗干擾能力強。因為FSK信號為恒包絡(luò)信號，其信息完全包含在信號的過零點上，所以比起調(diào)幅信號，其對幅度非線性抗干擾能力要強。③調(diào)制解調(diào)易用軟硬件實現(xiàn)，簡單易懂。關(guān)鍵字：VHDL語言；2FSK調(diào)制；2FSK解調(diào)；MFSK調(diào)制2FSKDigitalmodemsCommunicationSystemDesignSummary

Modemisthekeyequipmentofcommunicationssystem;itsperformancewillhaveadirecteffectontheperformanceofthewholesystem.ThedesignoftheFSKmodulationsystemhasadvantagessuchasanti-jamming,anti-noise,high-attenuationperformance,relativelylowtechnicalcomplexityandlowcost,thuswidelyapplyinginactualcircuit.Ithasbeenmorewidelyusedinthelow-speeddatatransmissioncommunicationsystem.Inaddition,manyintegratedchipalsousedtheFSKmodulationtechnique.ThedesignoftheFSKcircuitcanbewidelyusedincomputernetworking,officeautomation,remote-controlledsystemandthefrequencyshiftincommunication.Moderncommunicationsystemsrequirefardistancecommunications,telecommunicationscapacity,andtransmissionquality.Asoneofthekeytechnologiesofitsmodemtechnologyhasalwaysbeenanimportantresearchingdirectionofpeople.FromtheearliestAMFManalogtechnologyimproving,andnowdigitalmodulationoftheextensiveuseoftechnology,makingthetransmissionofinformationmoreeffectiveandreliable.ThemainadvantagesofusingFSKmodulationare:①withoutcarrierrecovery,significantlyreducingsystemcomplexity.②stronganti-interferencecapabilityontherateofnon-linear.BecausetheFSKsignalsareconstantenvelopesignals,theinformationaretotallyincludedintheover0.1signalpoint,ratherthanAMsignals,havingstrongeranti-interferencecapabilityontherateofnon-linear.③modemiseasytoachievebyusingsoftwareandeasy-to-understand.Keyword:VHDLLanguage；The2FSKmake；The2FSKsolutionadjust；TheMFSKmake緒論如今社會通信技術(shù)的發(fā)展速度可謂日新月異，計算機的出現(xiàn)在現(xiàn)代通信技術(shù)的各種媒體中占有獨特的地位，計算機在當(dāng)今社會的眾多領(lǐng)域里不僅為各種信息處理設(shè)備被使用，而且它與通信向結(jié)合，使電信業(yè)務(wù)更加豐富。隨著人類經(jīng)濟和文化的發(fā)展，人們對通信技術(shù)性能的需求也越來越迫切，從而又打打推動了通信科學(xué)的發(fā)展。在通信理論上，先后形成了“過濾和預(yù)測理論”、“香濃信息論”、“糾錯編碼理論”、“信源統(tǒng)計特性理論”、“調(diào)制理論”等。通信作為社會的基本設(shè)施和必要條件，引起的世界各國的廣泛關(guān)注，通信的目的就是從一方向另一方傳送信息，給對方以信息，但是消息的傳送一般都不是直接的，它必須借助于一定形式的信號才能便于遠距離快速傳輸和進行各種處理。雖然基帶信號可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號?，F(xiàn)有通信網(wǎng)的主體為傳輸模擬信號而設(shè)計的，基待數(shù)字信號不能直接進入這樣的通信網(wǎng)。基帶信號一般都包含有頻率較低，甚至是直流的分量，很難通過有限尺寸的天線得到有效輻射，因而無法利用無線信道來直接傳播。對于大量有線信道，由于線路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會受到很大限制。因此，為了使基帶信號能利用這些信道進行傳輸，必須使代表信息的原始信號經(jīng)過一種變換得到另一種新信號，這種變換救是調(diào)制。實際中一般選正弦信號為基帶信號，稱為載波信號。代表所傳信息的原始信號，使調(diào)制載波的信號。調(diào)制救是從載波的一個參量的變化來反映調(diào)制信號變化的過程。用載波幅度的變化來反映調(diào)制信號的稱為振幅調(diào)制；用載波的頻率、相位反映調(diào)制信號變化的調(diào)制分別成為頻率調(diào)制和相位調(diào)制。而實現(xiàn)這些調(diào)制過程得設(shè)備成為調(diào)制器。從已調(diào)波形中恢復(fù)調(diào)制信號的過程稱為解調(diào)，相應(yīng)的設(shè)備成為解調(diào)器。一般講調(diào)制器和解調(diào)器做成一個設(shè)備，可用于雙向傳輸，稱為調(diào)制解調(diào)器。調(diào)制的另一目的是便于線路復(fù)用。在進行奪路傳輸時，各路數(shù)據(jù)的原始基帶型號的頻譜往往是相互重疊的，不能在同一線路上同時出數(shù)。經(jīng)過調(diào)制后，各路信號可已搬移到頻帶湖不重疊的頻段去傳輸，從而避免多路傳輸中的相互干擾。基于這種目的，信號經(jīng)調(diào)制后在傳輸?shù)姆绞接址Q為頻帶傳輸。調(diào)制信號時模擬信號的稱為模擬調(diào)制，模擬調(diào)制是對載波信號的參量驚醒連續(xù)調(diào)制，在接受端則對載波信號的調(diào)制參量連續(xù)地估值；而數(shù)字調(diào)制則是用載波的某些離散狀態(tài)來表征所傳輸?shù)男畔?，在接受端也只要對載波信號的離散調(diào)制參量進行檢測。二進制數(shù)字調(diào)制所用調(diào)制信號由代表“0”“1”的數(shù)字信號脈沖序列組成。因此，數(shù)字調(diào)制信號也成為鍵控信號。在二進制振幅調(diào)制、頻率調(diào)制和相位調(diào)制分別稱為振幅鍵控（ASK）、頻移鍵控（FSK）、相移鍵控（PSK）。數(shù)字調(diào)制產(chǎn)生模擬信號，其載波參量的離散狀態(tài)是與數(shù)字數(shù)據(jù)相對應(yīng)的，這種信號適宜于在帶通型的模擬信道上傳輸。頻率調(diào)制是利用載波的頻率變化來傳輸信息的，其中最簡單的一種方式是二進制頻移鍵控（2FSK）調(diào)制，它是繼振幅鍵控信號之后出現(xiàn)比較早的一種調(diào)制方式。由于它的抗衰減性能優(yōu)于ASK，設(shè)備又不算復(fù)雜，實現(xiàn)也比較容易，所以一直在很多場合，例如在中低速數(shù)據(jù)傳輸，尤其在有衰減的無線信道中廣泛應(yīng)用。二進制頻移鍵控（2FSK）用靠近在載波的兩個不同頻率表示兩個二進制數(shù)。FSK信號有兩種產(chǎn)生方法：載波調(diào)頻法和頻率選擇法。載波調(diào)頻法產(chǎn)生的是相位連續(xù)的FSK信號，相位連續(xù)FSK信號一般由一個振蕩器產(chǎn)生，用基帶信號改變振蕩器的參數(shù)，使震蕩頻率發(fā)生變化，這時相位是連續(xù)的。頻率選擇法一般是相位不連續(xù)的FSK信號，相位不FSK信號一般由兩個不同頻率的振蕩器長生，由基帶信號控制著兩個頻率信號的輸出。由于這兩個振蕩器是相互獨立的因此在轉(zhuǎn)換或相反的過程中，不能保證相位的連續(xù)。了解了2FSK信號的基本概念后，利用QuartusII軟件中的VHDL語言對2FSK頻移鍵控系統(tǒng)就行調(diào)制、解調(diào)的程序設(shè)計；程序設(shè)計運行成功后，在利用VHDL語言對2FSK頻移鍵控系統(tǒng)進行調(diào)制、解調(diào)的波形仿真；最后通過VHDL語言制作出2FSK頻移鍵控系統(tǒng)調(diào)制、解調(diào)的電路圖。EDA技術(shù)簡介EDA技術(shù)就是依靠功能強大的電子計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL（HardwareDescriptionLanguage）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ眉呻娐稟SIC（ApplicationSpecificIntegratedCircuit）芯片中，實現(xiàn)既定的電子電路設(shè)計功能。EDA技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計自動技術(shù)結(jié)合起來，實現(xiàn)硬件設(shè)計軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計的效率，降低了設(shè)計成本。利用EDA技術(shù)進行電子系統(tǒng)的設(shè)計，具有以下幾個特點：(1)用軟件的方式設(shè)計硬件；(2)用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；(3)設(shè)計過程中可用有關(guān)軟件進行各種仿真；(4)系統(tǒng)可現(xiàn)場編程，在線升級；(5)整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢。1.1QuartusII簡介QuartusII是MAX+PlusIIde后續(xù)版本，QuartusII是業(yè)內(nèi)第一個為FPGA、CPLD和結(jié)構(gòu)化ASIC開發(fā)提供統(tǒng)一標(biāo)準(zhǔn)設(shè)計流程的設(shè)計工具，CPLD/FPGA是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，CPLD/FPGA可以完成任何數(shù)字器件功能，設(shè)計者可以通過傳統(tǒng)原理圖輸入法（GDF）或硬件描述語言設(shè)計一個數(shù)字系統(tǒng)通過軟件仿真我們可以事先驗證設(shè)計正確性，在PCB完成后還可以利用CPLD在線修改能力隨時修改設(shè)計而不必改動硬件電路。電路設(shè)計與輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給EDA工具。常用的設(shè)計方法有硬件描述語言（HDL）和原理圖設(shè)計輸入方法等。原理圖設(shè)計輸入法在早期應(yīng)用得比較廣泛，它根據(jù)設(shè)計要求，選用器件、繪制原理圖、完成輸入過程。這種方法的有點是直觀、便于理解、元器件庫資源豐富。但是在大型設(shè)計中，這種方法的可維護性較差，不利于模塊構(gòu)造與重用。更主要的缺點就是當(dāng)所選用芯片升級換代后，所有的原理圖都要做相應(yīng)的改動。目前進行大型工程設(shè)計時，最常用的設(shè)計方法是HDL設(shè)計輸入法，其中影響最為廣泛的HDL語言是VHDL和VerilogHDL。他們的共同特點是利用由頂向下設(shè)計，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計不因芯片的工藝與結(jié)構(gòu)不同而變化，更利于向ASIC的移植。波形輸入和狀態(tài)機輸入方法是兩種常用的輔助設(shè)計輸入方法：使用波形輸入時，志耘愛繪制出激勵波形與輸出波形，EDA軟件就能自動地根據(jù)響應(yīng)關(guān)系進行設(shè)計；使用狀態(tài)機輸入法時，設(shè)計者只需要畫出狀態(tài)轉(zhuǎn)移圖，EDA軟件就能生成相應(yīng)的HDL代碼或原理圖，使用十分方便。大致設(shè)計流程為：通過傳統(tǒng)原理圖輸入法（GDF）或硬件描述語言（VHDL,AHDL）設(shè)計一個數(shù)字系統(tǒng)——生成相應(yīng)的目標(biāo)文件程序，通過下載電纜將代碼下載到目標(biāo)芯片。這與過去傳統(tǒng)意義的電子設(shè)計大不相同。尤其表現(xiàn)在：傳統(tǒng)設(shè)計是自底向上的設(shè)計，合格產(chǎn)品的設(shè)計總要反復(fù)多次試驗，次數(shù)主要取決于經(jīng)驗而且必須制成成品才能進行儀器測量。因此現(xiàn)代EDA縮減了設(shè)計成本，縮短了設(shè)計周期，更接近于常規(guī)思維方式，標(biāo)準(zhǔn)產(chǎn)品方便測試，對設(shè)計者經(jīng)驗要求低，保密性強集成度高。1.1.1QuartusII特點QuartusII的特點在以下幾個方面有突出的表現(xiàn)：(1)領(lǐng)先的草坪綠地、FPGA和結(jié)構(gòu)化ASIC設(shè)計技術(shù)。QuartusII軟件提供了最全面的FPGA、CPLD和結(jié)構(gòu)化ASIC設(shè)計流程，PowerPlay功耗分析和優(yōu)化技術(shù)以及其他的新特性和增強技術(shù)。QuartusII在高密度FPGA設(shè)計、低成本FPGA設(shè)計和CPLD設(shè)計具有最佳的性能表現(xiàn)。(2)獨到的設(shè)計流程支持。在QuartusII中，I/O的分配和確認可以在前段完成，這樣就可以盡早開始設(shè)計PCB?；谀K設(shè)計流程的LogicLock流程第一次在FPGA的設(shè)計中引入了高效的團隊合作方法，使系統(tǒng)集成更容易和靈活。QuartusII可以支持所有目前流行的EDA工具驚醒FPGA設(shè)計，通過命令行和工具命令語言（TCL）腳本與第三方EDAgongju進行接口。(3)先進的系統(tǒng)設(shè)計和IP集成環(huán)境。利用軟件中的SOPCBuilder工具，還有可選的DPSBuilder工具，以及Altera和其合作伙伴提供的豐富IP核，用和甚至不用編寫硬件描述語言（HDL）就可以集成和創(chuàng)建一個完整的系統(tǒng)。(4)出眾的時序逼近技術(shù)。QuartusII帶給高密度FPGA設(shè)計最先進的方案就是時序逼近技術(shù)，這項技術(shù)將靜態(tài)時序分析、時序靠近地層編輯器、新技術(shù)映射查看器、布局布線和物理綜合引擎，以及第三方的物理綜合工具緊密地結(jié)合起來。(5)完整的驗證方案。除了集成了所有的業(yè)界領(lǐng)先的第三方合作伙伴的EDA驗證工具外，QuartusII還提供了先進的多時鐘時序分析能力，集成了功耗分析、芯片編輯器、實時的在系統(tǒng)修改能力、都有的無需重配置器件的情況下在系統(tǒng)升級存儲器和常量的能力，以及SignalTapII嵌入式邏輯分析儀。(6)眾多的第三方EDA合作伙伴。Altera與EDA合作伙伴同理合作，使用戶在使用QuartusII過程中（包括綜合、功能時序仿真、靜態(tài)時序分析、板級仿真、信號完整性分析以及形式驗證）可以與第三方EDA軟件實現(xiàn)無縫連接。1.1.2QuartusII性能相對于MAX+plusII，QuartusII擁有更強大的功能和更高的性能，主要表現(xiàn)在以下幾個方面：(1)支持更多的Altera可編程邏輯器件。(2)性能更優(yōu)秀。對于MAX3000A、MAX3000AE、MAX7000B、MAX7000S、FLEX10K和ACEX設(shè)計，比MAX+PLUSII10.2版本提供更好的評價均性能表現(xiàn)（平均設(shè)計性能快15%，而占用資源少5%）。(3)支持更全面的邏輯綜合。(4)支持MAXIICPLD和最新的FPGA器件系列的高級功能。(5)與更多的第三方EDA長衫的工具實現(xiàn)無縫連接1.2VHDL語言簡介VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,誕生于1982年。1987年底，VHDL被IEEE代了原有的非標(biāo)準(zhǔn)的硬件描述語言和美國國防部確認為標(biāo)準(zhǔn)硬件描述語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL語言的基本結(jié)構(gòu)：一個完整的VHDL語言程序通常包括實體聲明（EntityDeclaration）、結(jié)構(gòu)體（ArchitectureBody）、配置（Configuration）、程序包（Package）和庫（Library）五個組成部分。其中實體和結(jié)構(gòu)體是不可缺少的。前4種是可分別是編譯的源設(shè)計單元。庫存放已編譯的實體，結(jié)構(gòu)體，配置和包；實體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計模塊都能共享的數(shù)據(jù)類型，常數(shù)和子程序等；配置用于從庫中選取所需要單元來支持系統(tǒng)的不同設(shè)計，即對庫的使用。庫可由用戶生成或芯片制造商提供，以便共享。實體是描述系統(tǒng)的外部端口，實體說明用于描述設(shè)計系統(tǒng)的外部端口輸入、輸出特征；結(jié)構(gòu)體是描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為，即用于描述設(shè)計系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程和系統(tǒng)內(nèi)部的結(jié)構(gòu)及其實現(xiàn)的功能。配置為屬性選項，描述層與層之間、實體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計需要將低層實體作為文件加以利用，這就要用到配置說明，用于從庫中選取所需設(shè)計單元來組成系統(tǒng)設(shè)計的不同版本。程序包為屬性選項，用于把共享的定義放置其中，具體地說主要用來存放各種設(shè)計的模塊都能共享的數(shù)據(jù)類型、常量和子程序等。庫主要用于存放已經(jīng)編譯的實體、結(jié)構(gòu)體、程序包和配置，可由用戶自主生成或有ASIC芯片制造商提供相應(yīng)的庫，以便于設(shè)計中為大家所共享。2.FSK調(diào)制解調(diào)的基本原理2.12FSK的調(diào)制頻移鍵控即FSK（Frequency－ShiftKeying）數(shù)字信號對載波頻率調(diào)制，主要通過數(shù)字基帶信號控制載波信號的頻率來來傳遞數(shù)字信息。在二進制情況下，“1”對應(yīng)于載波頻率，“0”對應(yīng)載波頻率，但是它們的振幅和初始相位不變化。FSK信號產(chǎn)生的兩種方法：2.1.1直接調(diào)頻法用二進制基帶矩形脈沖信號去調(diào)制一個調(diào)頻器，使其輸出兩個不同頻率的碼元。一般采用的控制方法是：當(dāng)基帶信號為正時（相當(dāng)于“1”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為f1）；當(dāng)基帶信號為負時（相當(dāng)于“0”2.1.2頻率鍵控法也稱頻率選擇法。它有兩個獨立的振蕩器，數(shù)字基帶信號控制轉(zhuǎn)換開關(guān)，選擇不同頻率的高頻振蕩信號實現(xiàn)FSK調(diào)制。圖2.1.1鍵控法產(chǎn)生的FSK信號頻率穩(wěn)定度可以做得很高并且沒有過渡頻率，它的轉(zhuǎn)換速度快，波形好。頻率鍵控法在轉(zhuǎn)換開關(guān)發(fā)生轉(zhuǎn)換的瞬間，兩個高頻振蕩的輸出電壓通常不可能相等，于是uFSK（t）信號在基帶信息變換時電壓會發(fā)生跳變，這種現(xiàn)象也稱為相位不連續(xù)，這是頻率鍵控特有的情況。2.1.32FSK的調(diào)制方框圖及電路符號圖2.1.22FSK調(diào)制方框圖圖2.1.32FSK調(diào)制電路符號2.22FSK的解調(diào)數(shù)字頻率鍵控（FSK）信號常用的解調(diào)方法有很多種如：2.2.1在同步解調(diào)器中，有上、下兩個支路，輸入的FSK信號經(jīng)過和兩個帶通濾波器后變成了上、下兩路ASK信號，之后其解調(diào)原理與ASK類似，但判決需對上、下兩支路比較來進行。假設(shè)上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準(zhǔn)則是：圖2.2.1相干解調(diào)法原理框圖接收信號經(jīng)過并聯(lián)的兩路帶通濾波器進行濾波與本地相干載波相乘和包絡(luò)檢波后，進行抽樣判決，判決的準(zhǔn)則是比較兩路信號包絡(luò)的大小。假設(shè)上支路低通濾波器輸出為cos，下支路低通濾波器輸出為cos，則判決準(zhǔn)則是：如果上支的信號包絡(luò)較大，則判決為“1”；反之，判決為收到為“0”。2.2.22FSK濾波非相干解調(diào)輸入的FSK中頻信號分別經(jīng)過中心頻為、的帶通濾波器，然后分別經(jīng)過包絡(luò)檢波，包絡(luò)檢波的輸出在t=kTb時抽樣（其中k為整數(shù)），并且將這些值進行比較。根據(jù)包絡(luò)檢波器輸出的大小，比較器判決數(shù)據(jù)比特是1還是0。圖2.2.2濾波非相干解調(diào)原理框圖2.2.32FSK解調(diào)方框圖及電路符號圖2.2.32FSK解調(diào)方框圖圖2.2.42FSK調(diào)制電路符號2.3MFSK調(diào)制解調(diào)2.3.1多進制數(shù)字頻率調(diào)制也稱多元調(diào)頻或多頻制。M頻制有M個不同的載波頻率與M種數(shù)字信息對應(yīng)，即用多個頻率不同的正弦波分別代表不同的數(shù)字信號，在某一碼元時間內(nèi)只發(fā)送其中一個頻率。串／并變換電路和邏輯電路將輸入的二進制碼轉(zhuǎn)換成M進制的碼，將輸入的二進制碼每k位分為一組，然后由邏輯電路轉(zhuǎn)換成具有多種狀態(tài)的多進制碼?？刂葡鄳?yīng)的M種不同頻率振蕩器后面所接的門電路，當(dāng)某組二進制碼來到時，邏輯電路的輸出一方面打開相應(yīng)的門電路，使該門電路對應(yīng)的載波發(fā)送出去，同時關(guān)閉其它門電路，不讓其它載波發(fā)送出去。每一組二元制碼（log2M位）對應(yīng)一個門打開，因此信道上只有M種頻率中的一種被送出。因此，當(dāng)一組組二進制碼輸入時，加法器的輸出便是一個MFSK波形。接收部分由多個中心頻率為f1、f2、….fM的帶通濾波器、包絡(luò)檢波器及一個抽樣判決器、邏輯電路、并／串變換電路組成。當(dāng)某一載頻來到時，只有相應(yīng)頻率的帶通濾波器能收到信號，其它帶通濾波器輸出都是噪聲。抽樣判決器的任務(wù)就是在某一時刻比較所有包絡(luò)檢波器的輸出電壓，判斷哪一路的輸出最大，以達到判決頻率的目的。將最大者輸出，就得到一個多進制碼元，經(jīng)邏輯電路轉(zhuǎn)變成k位二進制并行碼，再經(jīng)并/串變換電路轉(zhuǎn)換成串行二進制碼，從而完成解調(diào)任務(wù)。2.3.2MFSK信號除了上述解調(diào)方法之外，還可采用分路濾波相干解調(diào)方式。此時，只需將包絡(luò)檢波器用乘法器和低通濾波器代替即可。但各路乘法器需分別送入不同頻率的相干本地載波。MFSK系統(tǒng)提高了信息速率，誤碼率與二進制相比卻增加不多，但占據(jù)較寬的頻帶，因而頻帶利用率低，多用于調(diào)制速率不高的傳輸系統(tǒng)中。這種方式產(chǎn)生的MFSK信號的相位是不連續(xù)的，可看作是M個振幅相同、載波不同、時間上互不相容的二進制ASK信號的疊加。因此其帶寬其中為最高載頻；為最低載頻；為碼元速率。2.3.3MFSK調(diào)制電路方框圖圖2.3.1MFSK調(diào)制電路方框圖3.FSK基于VHDL語言的調(diào)制解調(diào)設(shè)計3.12FSK基于VHDL語言的調(diào)制過程3.1.12FSK基于VHDL語言調(diào)制程序文件名：PL_FSK--功能：基于VHDL硬件描述語言，對基帶信號進行FSK調(diào)制libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_FSKisport(clk:instd_logic;--系統(tǒng)時鐘start:instd_logic;--開始調(diào)制信號x:instd_logic;--基帶信號y:outstd_logic);--調(diào)制信號endPL_FSK;architecturebehavofPL_FSKissignalq1:integerrange0to11;--載波信號f1的分頻計數(shù)器signalq2:integerrange0to3;--載波信號f2的分頻計數(shù)器signalf1,f2:std_logic;--載波信號f1，f2beginprocess(clk)--此進程通過對系統(tǒng)時鐘clk的分頻，得到載波f1beginifclk'eventandclk='1'thenifstart='0'thenq1<=0;elsifq1<=5thenf1<='1';q1<=q1+1;--改變q1后面的數(shù)字可以改變，載波f1的占空比elsifq1=11thenf1<='0';q1<=0;--改變q1后面的數(shù)字可以改變，載波f1的頻率elsef1<='0';q1<=q1+1;endif;endif;endprocess;process(clk)--此進程通過對系統(tǒng)時鐘clk的分頻，得到載波f2beginifclk'eventandclk='1'thenifstart='0'thenq2<=0;elsifq2<=0thenf2<='1';q2<=q2+1;--改變q2后面的數(shù)字可以改變，載波f2的占空比elsifq2=1thenf2<='0';q2<=0;--改變q2后面的數(shù)字可以改變，載波f2的頻率elsef2<='0';q2<=q2+1;endif;endif;endprocess;process(clk,x)--此進程完成對基帶信號的FSK調(diào)制beginifclk'eventandclk='1'thenifx='0'theny<=f1;--當(dāng)輸入的基帶信號x=‘0’elsey<=f2;--當(dāng)輸入的基帶信號x=‘1’endif;endif;endprocess;endbehav;3.1.22FSK基于VHDL語言調(diào)制步驟從操作系統(tǒng)“開始”菜單“所有程序”中的Altera程序框中單擊QuartusII的圖標(biāo)，即可呈現(xiàn)QuartusII圖形用戶界面。該界面由標(biāo)題、菜單欄、工具欄、資源管理窗口、編譯狀態(tài)顯示窗口、信息顯示窗口和工程工作區(qū)。菜單欄由文件（File）、編輯（Edit）、視窗（View）、工程（Project）、資源分配（Assignments）、操作（Processing）、工具（Tools）、窗口（Window）和幫助（Help）9個菜單組成，如圖3.1.1所示。(1)建立工作庫目錄文件夾。建立工作庫目錄文件夾為E:/quartus/PL_FSK/，以便設(shè)計工程項目的存儲。任何一項涉及都是一項工程（Project），都必須首先為此工程建立一個防治與此工程相關(guān)的所有文件的文件夾。此文件夾E:/quartus/PL_FSK/將被EDA軟件默認為工作庫（WorkLibrary），不同的設(shè)計項目最好放在不同的文件夾中，同一工程的所有文件都必須放在同一個文件夾中。(2)新建一個VHDLFile文件。單擊文件（File）菜單下的新建輸入文件（New），會彈出新建輸入文件對話框。New對話框中包括2個子框。選擇DeviceDesignFiles，該子下可選擇AHDLFile、BlockDiagram/SchematicFile、EDIFFile等5種硬件設(shè)計文件類型，如圖3.1.2所示。選擇硬件設(shè)計文件類型為VHDLFile，然后在VHDL文本編輯窗中輸入2FSK基于CHDL語言的調(diào)制程序，如圖3.1.3所示。然后把輸入的VHDL程序存盤，選擇File︱SaveAs命令，找到已建立的文件夾E:/quartus/PL_FSK/，存盤名應(yīng)與實體名一致，即PL_FSK.vhd，然后按下述步驟進入建立工程項目流程。圖3.1.1QuartusII圖形用戶界面圖3.1.2新建輸入文件對話框圖3.1.32FSK調(diào)制VHDL文本編輯窗示例(3)建立工程項目使用File｜NewProjectWizard命令建立新工程。建立新工程時，可以為工程指定工作目錄、指定工程名稱以及指定頂層設(shè)計實體的名稱。還可以指定要在工程中使用的設(shè)計文件、其他源文件、用戶庫和EDA工具，以及目標(biāo)器件（或者讓QuartusII軟件自動選擇）。使用File｜NewProjectWizard命令打開建立新工程對話框，如圖3.1.4。圖3.1.4建立新工程對話框?qū)⒃O(shè)計文件加入工程中，單擊下方的Next按鈕，在彈出來的對話框中單擊File欄中的文件，將與工程相關(guān)的所有VHDL文件加入工程中（本次程序中只有一個VHDL文件PL_FSK.vhd），單擊Next按鈕。在從彈出的對話框中選擇仿真器和綜合器類型，如果都選Done，表示選QuartusII中自帶的仿真器。單家Next按鈕，這時彈出選擇目標(biāo)芯片的對話框，首先在Family欄中選擇目標(biāo)芯片系列，在此選擇Cyclone系列，再次單擊Next按鈕，選擇此系列的具體芯片（不選擇任何芯片則QuartusII軟件將使用軟件默認芯片）。單擊Next按鈕后接入下一步。彈出“工程設(shè)置統(tǒng)計”對話框，最后單擊Finish按鈕結(jié)束設(shè)置，即表示已設(shè)定好此工程，并出現(xiàn)PL_FSK的工程管理窗口（亦稱CompilationHierarchies窗口），該窗口主要顯示該工程項目的層次結(jié)構(gòu)和各層次的實體名。(4)程序編譯QuartusII編譯器是由一系列處理模塊構(gòu)成，這些模塊負責(zé)對涉及項目檢錯，邏輯綜合、結(jié)構(gòu)中和、輸出結(jié)果的編輯配置，以及時許分析。在這一過程中將設(shè)計項目時配到CPLD/FPGA器件中，同時長生多種用途俄輸出文件，如功能和時序仿真、器件編程的目標(biāo)文件等。編譯器首先從工程設(shè)計文件間的層次結(jié)構(gòu)描述中提取信息，每個低層次文件中的錯誤信息排除。而后將這些層次構(gòu)建一個結(jié)構(gòu)化的、以網(wǎng)表文件表達的電路原理圖文件，并把各層次中所有文件結(jié)合成一個數(shù)據(jù)包，以便更有效地處理。編譯前，可以通過各種不同的設(shè)置讓編譯器使用各種不同的綜合和適配技術(shù)，以便提高設(shè)計項目的工作速度，優(yōu)化器的資源利用率。在編譯過程中及編譯完成后，可以從編譯報告窗口中獲取詳細的編譯結(jié)果，以便調(diào)整設(shè)計方案。所有工作做好后，執(zhí)行QuartusII主窗口的Processing菜單的StartCompilation選項，啟動全程編譯。編譯成功后的工程管理窗口如圖3.1.5所示。編譯過程中應(yīng)注意工程管理窗口下方的Processing欄中的編譯信息。如果編譯成功，可得圖3.1.5所示的界面，此界面左上角是工程管理窗口，顯示了次工程的結(jié)構(gòu)和使用的邏輯宏單元數(shù)，最下方是編譯處理信息，中間（CompilationReport欄）是編譯報告項目選擇菜單，單擊其中各項可了解編譯和分析結(jié)果。圖3.1.5編譯成功后的工程管理窗口3.22FSK基于VHDL語言的解調(diào)過程3.2.12FSK基于VHDL語言解調(diào)程序--文件名：PL_FSK2--功能：基于VHDL硬件描述語言，對FSK調(diào)制信號進行解調(diào)libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_FSK2isport(clk:instd_logic;--系統(tǒng)時鐘start:instd_logic;--同步信號x:instd_logic;--調(diào)制信號y:outstd_logic);--基帶信號endPL_FSK2;architecturebehavofPL_FSK2issignalq:integerrange0to11;--分頻計數(shù)器signalxx:std_logic;--寄存器signalm:integerrange0to5;--計數(shù)器beginprocess(clk)--對系統(tǒng)時鐘進行q分頻beginifclk'eventandclk='1'thenxx<=x;--在clk信上升沿時，x信號對中間信號xx賦值ifstart='0'thenq<=0;--if語句完成Q的循環(huán)計數(shù)elsifq=11thenq<=0;elseq<=q+1;endif;endif;endprocess;process(xx,q)--此進程完成FSK解調(diào)beginifq=11thenm<=0; --m計數(shù)器清零elsifq=10thenifm<=3theny<='0';--if語句通過對m大小，來判決y輸出的電平elsey<='1';endif;elsifxx'eventandxx='1'thenm<=m+1;--計xx信號的脈沖個數(shù)endif;endprocess;endbehav;3.2.22FSK基于VHDL語言解調(diào)步驟(1)建立工作庫目錄文件夾。建立工作庫目錄文件夾為E:/quartus/PL_FSK2/，以便設(shè)計工程項目的存儲。(2)新建一個VHDLFile文件。單擊文件（File）菜單下的新建輸入文件（New），會彈出新建輸入文件對話框。New對話框中包括2個子框。選擇DeviceDesignFiles，選擇硬件設(shè)計文件類型為VHDLFile，然后在VHDL文本編輯窗中輸入2FSK基于CHDL語言的解調(diào)程序，如圖3.2.1所示。然后把輸入的VHDL程序存盤，選擇File︱SaveAs命令，找到已建立的文件夾E:/quartus/PL_FSK2/，存盤名應(yīng)與實體名一致，即PL_FSK2.vhd，然后按下述步驟進入建立工程項目流程。圖3.2.12FSK解調(diào)VHDL文本編輯窗示例(3)建立工程項目使用File｜NewProjectWizard命令打開建立新工程對話框，使用File｜NewProjectWizard命令建立新工程。建立新工程時，可以為工程指定工作目錄、指定工程名稱以及指定頂層設(shè)計實體的名稱。將設(shè)計文件加入工程中，單擊下方的Next按鈕，在彈出來的對話框中單擊File欄中的文件，本次程序中只有一個VHDL文件PL_FSK2.vhd單擊Next按鈕，如圖3.2.2所示。在從彈出的對話框中選擇仿真器和綜合器類型，如果都選Done，表示選QuartusII中自帶的仿真器。單家Next按鈕，這時彈出選擇目標(biāo)芯片的對話框，首先在Family欄中選擇目標(biāo)芯片系列，在此選擇Cyclone系列，再次單擊Next按鈕，選擇此系列的具體芯片，如圖3.2.3所示，單擊Next按鈕后接入下一步。彈出“工程設(shè)置統(tǒng)計”對話框，如圖3.2.4所示。最后單擊Finish按鈕結(jié)束設(shè)置，即表示已設(shè)定好此工程，并出現(xiàn)PL_FSK的工程管理窗口。圖3.2.2將所有相關(guān)VHDL文件加入工程圖3.2.3仿真器和綜合器選擇界面圖3.2.4“工程設(shè)置統(tǒng)計”對話框(4)程序編譯執(zhí)行QuartusII主窗口的Processing菜單的StartCompilation選項，啟動全程編譯。編譯成功后的工程管理窗口。編譯過程中應(yīng)注意工程管理窗口下方的Processing欄中的編譯信息。此界面左上角是工程管理窗口，顯示了次工程的結(jié)構(gòu)和使用的邏輯宏單元數(shù)，最下方是編譯處理信息，中間（CompilationReport欄）是編譯報告項目選擇菜單，單擊其中各項可了解編譯和分析結(jié)果，如圖3.2.5所示。圖3.2.5編譯成功后的工程管理窗口3.3MFSK基于VHDL語言調(diào)制過程3.3.1MFSK基于VHDL語言調(diào)制程序文件名：PL_MFSK--功能：基于VHDL硬件描述語言，完成對基帶信號的MFSK調(diào)制--說明：這里MFSK的M為4libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_MFSKisport(clk:instd_logic;--系統(tǒng)時鐘start:instd_logic;--開始調(diào)制信號x:instd_logic;--基帶信號y:outstd_logic);--調(diào)制信號endPL_MFSK;architecturebehavofPL_MFSKissignalq:integerrange0to15;--計數(shù)器器signalf:std_logic_vector(3downto0);--分頻器signalxx:std_logic_vector(1downto0);--寄存輸入信號x的2位寄存器signalyy:std_logic_vector(1downto0);--寄存xx信號的寄存器beginprocess(clk)--此進程過對clk進行分頻，得到4種載波信號f3、f2、f1、f0。beginifclk'eventandclk='1'thenifstart='0'thenf<="0000";elsiff="1111"thenf<="0000";elsef<=f+1;endif;endif;endprocess;process(clk)--對輸入的基帶信號x進行串/并轉(zhuǎn)換，得到2位并行信號的yybeginifclk'eventandclk='1'thenifstart='0'thenq<=0;elsifq=0thenq<=1;xx(1)<=x;yy<=xx;elsifq=8thenq<=9;xx(0)<=x;elseq<=q+1;endif;endif;endprocess;process(clk,yy)--此進程完成對輸入基帶信號x的MFSK調(diào)制beginifclk'eventandclk='1'thenifstart='0'theny<='0';--if語句完成2位碼并行碼到4種載波的選通elsifyy="00"theny<=notf(3);elsifyy="01"theny<=notf(2);elsifyy="10"theny<=notf(1);elsey<=notf(0);endif;endif;endprocess;endbehav;3.3.2MFSK基于VHDL語言調(diào)制步驟(1)建立工作庫目錄文件夾。建立工作庫目錄文件夾為E:/quartus/PL_MFSK/，以便設(shè)計工程項目的存儲。(2)新建一個VHDLFile文件。單擊文件（File）菜單下的新建輸入文件（New），會彈出新建輸入文件對話框。New對話框中包括2個子框。選擇DeviceDesignFiles，選擇硬件設(shè)計文件類型為VHDLFile，然后在VHDL文本編輯窗中輸入MFSK基于CHDL語言的調(diào)制程序。然后把輸入的VHDL程序存盤，選擇File︱SaveAs命令，找到已建立的文件夾E:/quartus/PL_MFSK/，存盤名應(yīng)與實體名一致，即PL_MFSK.vhd，然后按下述步驟進入建立工程項目流程。(3)建立工程項目使用File｜NewProjectWizard命令打開建立新工程對話框，使用File｜NewProjectWizard命令建立新工程。建立新工程時，可以為工程指定工作目錄、指定工程名稱以及指定頂層設(shè)計實體的名稱。將設(shè)計文件加入工程中，單擊下方的Next按鈕，在彈出來的對話框中單擊File欄中的文件，本次程序中只有一個VHDL文件PL_MFSK.vhd單擊Next按鈕。在從彈出的對話框中選擇仿真器和綜合器類型，如果都選Done，表示選QuartusII中自帶的仿真器。單家Next按鈕，這時彈出選擇目標(biāo)芯片的對話框，首先在Family欄中選擇目標(biāo)芯片系列，在此選擇Cyclone系列，再次單擊Next按鈕，選擇此系列的具體芯片，如圖3.3.1所示，單擊Next按鈕后接入下一步。彈出“工程設(shè)置統(tǒng)計”對話框。最后單擊Finish按鈕結(jié)束設(shè)置，即表示已設(shè)定好此工程，并出現(xiàn)PL_FSK的工程管理窗口。圖3.3.1選擇目標(biāo)芯片(4)程序編譯執(zhí)行QuartusII主窗口的Processing菜單的StartCompilation選項，啟動全程編譯。編譯成功后的工程管理窗口。編譯過程中應(yīng)注意工程管理窗口下方的Processing欄中的編譯信息。此界面左上角是工程管理窗口，顯示了次工程的結(jié)構(gòu)和使用的邏輯宏單元數(shù)，最下方是編譯處理信息，中間（CompilationReport欄）是編譯報告項目選擇菜單，單擊其中各項可了解編譯和分析結(jié)果。4.FSK基于VHDL語言調(diào)制解調(diào)的仿真4.12FSK調(diào)制仿真工程編譯通過后，必須對其功能和時序性能進行仿真測試，以驗證設(shè)計結(jié)果是否滿足設(shè)計要求。整個時序仿真測試流程一般有建立波形文件、輸入信號節(jié)點、設(shè)置波形參數(shù)、編輯輸入信號、波形文件存盤、運行仿真器和分析方針波形等步驟。2FSK調(diào)制波形仿真(1)建立仿真測試波形文件。選擇QuartusII主窗口的File菜單的New選項，在彈出的文件類型編輯對話框中，選擇OtherFiles中的VectorWeaveformFile項，單擊OK按鈕，即出現(xiàn)如圖4.1.1所示的波形文件編輯窗口。圖4.1.1波形文件編輯窗口(2)設(shè)置仿真時間區(qū)域。對于時序仿真測試來說，將仿真時間設(shè)置在一個合理的時間區(qū)域內(nèi)是十分必要的，通常設(shè)置的時間區(qū)域?qū)⒁暰唧w的設(shè)計項目而定。設(shè)計中整個仿真時間區(qū)域設(shè)為6us、時間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇EndTime，在彈出的窗口中Time處填入6，單位選擇us，同理在GrideSize中Timeperiod輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。(3)輸入工程信號節(jié)點選擇View菜單中的UtilityWindows項的NodeFinder，即可彈出如圖4.1.2所示的對話框，在此對話框Filter項中選擇Pins:all&Registers:Post-fitting，然后單擊List按鈕，于是在下方的NodesFound窗口中出現(xiàn)設(shè)計中的PL_FSK工程的所有端口的引腳名。用鼠標(biāo)將時鐘信號節(jié)點clk、start、x、q1、f1、q2、f2和y分別拖到波形編輯窗口，如圖4.1.2所示，此后關(guān)閉NodesFound窗口即可。圖4.1.22FSK調(diào)制波形編輯器輸入信號窗口(4)設(shè)計信號波形。單擊圖4.1.2左側(cè)的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標(biāo)在波形編輯窗口單擊（右擊為放大，左擊為縮?。?，使仿真坐標(biāo)處于適當(dāng)位置。單擊圖4.1.2窗口的時鐘信號clk使之變成藍色條，再單擊右鍵，選擇Value設(shè)置中的CountValue項，設(shè)置clk為連續(xù)變化的二進制值，初始值為“0”。單擊start使之變成藍色，再單擊右鍵，選擇Value設(shè)置中的ForcingHigh項，使start變成高電平信號。單擊x使之變成藍色，再單擊右左側(cè)WaveformEditing按鈕，把x變成高低電平連續(xù)變化信號。(5)文件存盤選擇File中的Saveas項，將波形文件以默認名PL_FSK.vwf存盤即可。(6)所有設(shè)置完成后，即可啟動仿真器Processing︱StartSimulation直到出現(xiàn)Simulationwassuccessful，仿真結(jié)束。仿真波形輸出文件PL_FSKSimulationReport將自動彈出如圖4.1.3所示。注意，QuartusII的仿真波形文件中，波形編輯文件（*.vwf）與波形仿真報告輸出文件（SimulationReport）是分開的，而MaxplusII的激勵波形編輯文件與波形仿真報告輸出文件是合二為一的。2FSK調(diào)制VHDL程序仿真全圖注：a.載波f1、f2分別是通過對clk的12分頻和2分頻得到的。b.基帶碼長為載波f1的2個周期，為載波f2的6個周期。c.輸出的調(diào)制信號y在時間上滯后于載波信號一個clk，滯后于系統(tǒng)時鐘2個clk。2FSK調(diào)制VHDL程序仿真局部放大圖圖4.1.32FSK調(diào)制VHDL程序仿真圖4.1.22FSK調(diào)制電路圖4.1.42FSK調(diào)制電路圖QuartusII可實現(xiàn)硬件描述語言或網(wǎng)表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）對應(yīng)的RTL電路圖的生成。其方法為：選擇Tools︱RTLViewer，可以打開PL_FSK工程個層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項，可了解個層次的電路結(jié)構(gòu)，如圖4.1.4所示。4.22FSK解調(diào)仿真4.2.12FSK解調(diào)波形仿真(1)建立仿真測試波形文件。選擇QuartusII主窗口的File菜單的New選項，在彈出的文件類型編輯對話框中，選擇OtherFiles中的VectorWeaveformFile項，單擊OK按鈕，即出現(xiàn)波形文件編輯窗口。(2)設(shè)置仿真時間區(qū)域。對于時序仿真測試來說，將仿真時間設(shè)置在一個合理的時間區(qū)域內(nèi)是十分必要的，通常設(shè)置的時間區(qū)域?qū)⒁暰唧w的設(shè)計項目而定。設(shè)計中整個仿真時間區(qū)域設(shè)為6us、時間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇EndTime，在彈出的窗口中Time處填入6，單位選擇us，同理在GrideSize中Timeperiod輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。(3)輸入工程信號節(jié)點選擇View菜單中的UtilityWindows項的NodeFinder，即可彈出如圖4.2.1所示的對話框，在此對話框Filter項中選擇Pins:all&Registers:Post-fitting，然后單擊List按鈕，于是在下方的NodesFound窗口中出現(xiàn)設(shè)計中的PL_FSK2工程的所有端口的引腳名。用鼠標(biāo)將時鐘信號節(jié)點clk、start、x、y、q、m和xx分別拖到波形編輯窗口，如圖4.2圖4.2.12FSK解調(diào)波形編輯器輸入信號窗口(4)設(shè)計信號波形。單擊圖4.2.1左側(cè)的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標(biāo)在波形編輯窗口單擊（右擊為放大，左擊為縮?。?，使仿真坐標(biāo)處于適當(dāng)位置。單擊圖4.2.1窗口的時鐘信號clk使之變成藍色條，再單擊右鍵，選擇Value設(shè)置中的CountValue項，設(shè)置clk為連續(xù)變化的二進制值，初始值為“0”。單擊start使之變成藍色，再單擊右鍵，選擇Value設(shè)置中的ForcingHigh項，使start變成高電平信號。單擊x使之變成藍色，再單擊右左側(cè)WaveformEditing按鈕，把x變成高低電平連續(xù)(5)文件存盤選擇File中的Saveas項，將波形文件以默認名PL_FSK2.vwf存盤即可。(6)所有設(shè)置完成后，即可啟動仿真器Processing︱StartSimulation直到出現(xiàn)Simulationwassuccessful，仿真結(jié)束。仿真波形輸出文件PL_FSK2SimulationReport將自動彈出如圖4.2.22FSK解調(diào)VHDL程序仿真全圖注：a.在q=11時，m清零。b.在q=10時，根據(jù)m的大小，進行對輸出基帶信號y的電平的判決。c.在q為其它值時，計數(shù)器m計下xx（寄存x信號）的脈沖數(shù)。d.輸出信號y滯后輸入信號x10個clk。2FSK解調(diào)VHDL程序仿真局部放大圖圖4.2.22FSK解調(diào)VHDL程序仿真圖及注釋4.2.22FSK解調(diào)電路圖4.2.32FSK解調(diào)電路圖QuartusII可實現(xiàn)硬件描述語言或網(wǎng)表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）對應(yīng)的RTL電路圖的生成。其方法為：選擇Tools︱RTLViewer，可以打開PL_FSK2工程個層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項，可了解個層次的電路結(jié)構(gòu)，如圖MFSK調(diào)制仿真4.3.1MFSK調(diào)制波形仿真(1)建立仿真測試波形文件。選擇QuartusII主窗口的File菜單的New選項，在彈出的文件類型編輯對話框中，選擇OtherFiles中的VectorWeaveformFile項，單擊OK按鈕，即出現(xiàn)波形文件編輯窗口。(2)設(shè)置仿真時間區(qū)域。對于時序仿真測試來說，將仿真時間設(shè)置在一個合理的時間區(qū)域內(nèi)是十分必要的，通常設(shè)置的時間區(qū)域?qū)⒁暰唧w的設(shè)計項目而定。設(shè)計中整個仿真時間區(qū)域設(shè)為6us、時間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇EndTime，在彈出的窗口中Time處填入6，單位選擇us，同理在GrideSize中Timeperiod輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。(3)輸入工程信號節(jié)點選擇View菜單中的UtilityWindows項的NodeFinder，即可彈出如圖4.3.1所示的對話框，在此對話框Filter項中選擇Pins:all&Registers:Post-fitting，然后單擊List按鈕，于是在下方的NodesFound窗口中出現(xiàn)設(shè)計中的PL_MFSK工程的所有端口的引腳名。用鼠標(biāo)將時鐘信號節(jié)點clk、start、x、f、q、xx、yy和y分別拖到波形編輯窗口，如圖4.圖4.3.1MFSK調(diào)制波形編輯器輸入信號窗口(4)設(shè)計信號波形。單擊圖4.3.1左側(cè)的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標(biāo)在波形編輯窗口單擊（右擊為放大，左擊為縮?。狗抡孀鴺?biāo)處于適當(dāng)位置。單擊圖4.3.1窗口的時鐘信號clk使之變成藍色條，再單擊右鍵，選擇Value設(shè)置中的CountValue項，設(shè)置clk為連續(xù)變化的二進制值，初始值為“0”。單擊start使之變成藍色，再單擊右鍵，選擇Value設(shè)置中的ForcingHigh項，使start變成高電平信號。單擊x使之變成藍色，再單擊右左側(cè)WaveformEditing按鈕，把x變成高低電平連續(xù)變化信號。(5)文件存盤選擇File中的Saveas項，將波形文件以默認名PL_MFSK.vwf存盤即可。(6)所有設(shè)置完成后，即可啟動仿真器Processing︱StartSimulation直到出現(xiàn)Simulationwassuccessful，仿真結(jié)束。仿真波形輸出文件PL_MFSKSimulationReport將自動彈出如圖4.3.2MFSK調(diào)制VHDL程序仿真全圖注：中間信號yy與輸出調(diào)制信號y的對應(yīng)關(guān)系：“00”=f3；“01”=f2；“10”=f1；“11”=f0。MFSK調(diào)制VHDL程序仿真局部放大圖圖4.3.2MFSK4.3.2MFSK調(diào)制電路圖4.3.3QuartusII可實現(xiàn)硬件描述語言或網(wǎng)表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）對應(yīng)的RTL電路圖的生成。其方法為：選擇Tools︱RTLViewer，可以打開PL_MFSK工程個層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項，可了解個層次的電路結(jié)構(gòu)，如圖4.3.3設(shè)計總結(jié)本次設(shè)計，由于數(shù)字調(diào)制技術(shù)與FPGA的結(jié)合，使得通信系統(tǒng)的性能得到了迅速的提高。通過FSK系統(tǒng)調(diào)制與解調(diào)建模，以QuartusII6.1軟件為平臺，基于VHDL語言，達到了預(yù)期的仿真結(jié)果。通過本次設(shè)計，了解了頻移鍵控數(shù)字通信系統(tǒng)的用途及工作原理，熟悉了FSK基于VHDL語言的設(shè)計步驟，提高了繪圖能力，鍛煉了設(shè)計實踐和語言組織能力，培養(yǎng)了自己獨立設(shè)計能力。但由于個人的能力有限，設(shè)計還存在不足。本次畢業(yè)設(shè)計是對專業(yè)基礎(chǔ)知識一次實際檢驗和鞏固，同時也是走向工作崗位前的一次熱身。參考文獻[1]樊昌信等.通信原理（第五版）.北京：國防工業(yè)出版社，2001[2]劉昌華.數(shù)字邏輯EDA設(shè)計與實踐.北京：國防工業(yè)出版社，2006[3]蘇青,張紅.基于CPLD/FPGA技術(shù)的數(shù)字頻率設(shè)計.北京：清華大學(xué)出版社，2007[4]黃智偉.FPGA系統(tǒng)設(shè)計與實踐.北京：電子工業(yè)出版社，2005[5]張鳳言.大規(guī)模邏輯器件與數(shù)字系統(tǒng)設(shè)計.北京：北京航空航天大學(xué)出版社,1998[6]段吉海,黃智偉.基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計.北京：電子工業(yè)出版社,2004.[7]董在望.通信原理.北京：高等教育出版社,2002[8]王小軍.VHDL簡明教程.北京：清華大學(xué)出版社,1997[9]潘松,黃繼業(yè).EDA技術(shù)實用教程.北京：科學(xué)出版社.2005[10]張文艷,陳立強,程方,程剛.用FPGA實現(xiàn)MFSK信號.探測與控制學(xué)報,2004(4):19-21致謝本次設(shè)計經(jīng)指導(dǎo)老師葉瑜老師的指導(dǎo)和帶領(lǐng)，在查閱參考多方面的資料以及同組同學(xué)們的互相鼓勵和協(xié)助下完成了本次設(shè)計，受益匪淺。這次設(shè)計過程中，葉瑜老師嚴(yán)格要求我們，讓我們學(xué)到了很多有用的東西，特別是葉老師對待工作一絲不茍的態(tài)度，讓我們在以后走上社會的道路上也很有用處。葉老師經(jīng)常表揚我們表現(xiàn)良好的地方，也批評我們做的不好不足的地方，讓我們可以順利快速的完成本次設(shè)計的任務(wù)。通過本次設(shè)計，我們知道了雖然即將畢業(yè)但是需要學(xué)習(xí)的東西還是很多，在不忘記平常所學(xué)知識的情況下，利用業(yè)余時間多學(xué)一些再以后社會上用處較大的知識，并且不斷保持知識的更新，不讓社會淘汰。畢業(yè)之際，我們要感謝大學(xué)的幾年來為我們辛勤播種知識的每位老師們，不但讓我們擁有了強大的知識武器，還在生活上幫助我們解決了很多難題。最重要的是讓我們知道如何去做一名合格的社會人。同時感謝養(yǎng)育我的家人和給與支持的同學(xué)們。此致，敬禮?；贑8051F單片機直流電動機反饋控制系統(tǒng)的設(shè)計與研究基于單片機的嵌入式Web服務(wù)器的研究MOTOROLA單片機MC68HC（8）05PV8/A內(nèi)嵌EEPROM的工藝和制程方法及對良率的影響研究基于模糊控制的電阻釬焊單片機溫度控制系統(tǒng)的研制基于MCS-51系列單片機的通用控制模塊的研究基于單片機實現(xiàn)的供暖系統(tǒng)最佳啟停自校正（STR）調(diào)節(jié)器單片機控制的二級倒立擺系統(tǒng)的研究基于增強型51系列單片機的TCP/IP協(xié)議棧的實現(xiàn)基于單片機的蓄電池自動監(jiān)測系統(tǒng)基于32位嵌入式單片機系統(tǒng)的圖像采集與處理技術(shù)的研究基于單片機的作物營養(yǎng)診斷專家系統(tǒng)的研究基于單片機的交流伺服電機運動控制系統(tǒng)研究與開發(fā)基于單片機的泵管內(nèi)壁硬度測試儀的研制基于單片機的自動找平控制系統(tǒng)研究基于C8051F040單片機的嵌入式系統(tǒng)開發(fā)基于單片機的液壓動力系統(tǒng)狀態(tài)監(jiān)測儀開發(fā)模糊Smith智能控制方法的研究及其單片機實現(xiàn)一種基于單片機的軸快流CO〈,2〉激光器的手持控制面板的研制基于雙單片機沖床數(shù)控系統(tǒng)的研究基于CYGNAL單片機的在線間歇式濁度儀的研制基于單片機的噴油泵試驗臺控制器的研制基于單片機的軟起動器的研究和設(shè)計基于單片機控制的高速快走絲電火花線切割機床短循環(huán)走絲方式研究基于單片機的機電產(chǎn)品控制系統(tǒng)開發(fā)基于PIC單片機的智能手機充電器基于單片機的實時內(nèi)核設(shè)計及其應(yīng)用研究基于單片機的遠程抄表系統(tǒng)的設(shè)計與研究基于單片機的煙氣二氧化硫濃度檢測儀的研制基于微型光譜儀的單片機系統(tǒng)單片機系統(tǒng)軟件構(gòu)件開發(fā)的技術(shù)研究基于單片機的液體點滴速度自動檢測儀的研制基于單片機系統(tǒng)的多功能溫度測量儀的研制基于PIC單片機的電能采集終端的設(shè)計和應(yīng)用基于單片機的光纖光柵解調(diào)儀的研制氣壓式線性摩擦焊機單片機控制系統(tǒng)的研制基于單片機的數(shù)字磁通門傳感器基于單片機的旋轉(zhuǎn)變壓器-數(shù)字轉(zhuǎn)換器的研究基于單片機的光纖Bragg光柵解調(diào)系統(tǒng)的研究單片機控制的便攜式多功能乳腺治療儀的研制基于C8051F020單片機的多生理信號檢測儀基于單片機的電機運動控制系統(tǒng)設(shè)計Pico專用單片機核的可測性設(shè)計研究基于MCS-51單片機的熱量計基于雙單片機的智能遙測微型氣象站MCS-51單片機構(gòu)建機器人的實踐研究基于單片機的輪軌力檢測基于單片機的GPS定位儀的研究與實現(xiàn)基于單片機的電液伺服控制系統(tǒng)用于單片機系統(tǒng)的MMC卡文件系統(tǒng)研制基于單片機的時控和計數(shù)系統(tǒng)性能優(yōu)化的研究基于單片機和CPLD的粗光柵位移測量系統(tǒng)研究單片機控制的后備式方波UPS提升高職學(xué)生單片機應(yīng)用能力的探究基于單片機控制的自動低頻減載裝置研究基于單片機控制的水下焊接電源的研究基于單片機的多通道數(shù)據(jù)采集系統(tǒng)基于uPSD3234單片機的氚表面污染測量儀的研制基于單片機的紅外測油儀的研究96系列單片機仿真器研究與設(shè)計基于單片機的單晶金剛石刀具刃磨設(shè)備的數(shù)控改造基于單片機的溫度智能控制系統(tǒng)的設(shè)計與實現(xiàn)基于MSP430單片機的電梯門機控制器的研制基于單片機的氣體測漏儀的研究基于三菱M16C/6N系列單片機的CAN/USB協(xié)議轉(zhuǎn)換器基于單片機和DSP的變壓器油色譜在線監(jiān)測技術(shù)研究基于單片機的膛壁溫度報警系統(tǒng)設(shè)計基于AVR單片機的低壓無功補償控制器的設(shè)計HYPERLINK"/detai