基于FPGA的簡易DDS信號源設計

基于FPGA的簡易DDS信號源設計設計方案背景信號發(fā)生器又稱信號源或振蕩器，在生產(chǎn)實踐和科技領域中有著廣泛的應用。能夠產(chǎn)生多種波形，如三角波、鋸齒波、矩形波(含方波)、正弦波的電路被稱為函數(shù)信號發(fā)生器。函數(shù)信號發(fā)生器的實現(xiàn)方法通常是采用分立元件或單片專用集成芯片，但其頻率不高，穩(wěn)定性較差，且不易調(diào)試，開發(fā)和使用上都受到較大限制。隨著可編程邏輯器件(FPGA)的不斷發(fā)展，直接頻率合成(DDS)技術應用的愈加成熟，利用DDS原理在FPGA平臺上開發(fā)高性能的多種波形信號發(fā)生器與基于DDS芯片的信號發(fā)生器相比，成本更低，操作更加靈活，而且還能根據(jù)要求在線更新配置，系統(tǒng)開發(fā)趨于軟件化、自定義化。本設計用大賽要求的賽靈思芯片，研究基于FPGA的DDS信號發(fā)生器設計，實現(xiàn)了滿足預定指標的多波形輸出。二、設計方案論證2.1總體方案論證與比較方案一:采用模擬鎖相環(huán)實現(xiàn)模擬鎖相環(huán)技術是一項比較成熟的技術。應用模擬鎖相環(huán)，可將基準頻率倍頻，或分頻得到所需的頻率，且調(diào)節(jié)精度可以做到相當高、穩(wěn)定性也比較好。但模擬鎖相環(huán)模擬電路復雜，不易調(diào)節(jié)，成本較高，并且頻率調(diào)節(jié)不便且調(diào)節(jié)范圍小，輸出波形的毛刺較多，得不到滿意的效果。方案二：采用直接數(shù)字頻率合成，用單片機作為核心控制部件，能達到較高的要求，實現(xiàn)各種波形輸出，但受限于運算位數(shù)和運算速度，產(chǎn)生的波形往往達不到滿意效果，并且頻率可調(diào)范圍小，很難得到較高頻率，并且單片機的引腳少，存儲容量少，這就導致了外圍電路復雜。方案三：采用直接數(shù)字頻率合成，用FPGA器件作為核心控制部件，精度高穩(wěn)定性好，得到波形平滑，特別是由于FPGA的高速度，能實現(xiàn)較高頻率的波形?？刂粕细奖悖傻玫捷^寬頻率范圍的波形輸出，步進小，外圍電路簡單易實現(xiàn)。因此采用方案三。2.2DDS模塊方案論證方案一：采用高性能DDS單片電路的解決方案隨著微電子技術的飛速發(fā)展，目前高超性能優(yōu)良的DDS產(chǎn)品不斷推出，主要有Qualcomm、AD、Sciteg和Stanford等公司單片電路（monolithic）。Qualcomm公司推出了DDS系列Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的時鐘頻率為130MHz，分辨率為0.03Hz，變頻時間為0.1μs；美國AD公司也相繼推出了他們的DDS系列：AD9850、AD9851、可以實現(xiàn)線性調(diào)頻的AD9852、兩路正交輸出的AD9854以及以DDS為核心的QPSK調(diào)制器AD9853、數(shù)字上變頻器AD9856和AD9857。AD公司的DDS系列產(chǎn)品以其較高的性能價格比，目前取得了極為廣泛的應用。方案二：采用低頻正弦波DDS單片電路的解決方案[1]此方案的典型電路有MicroLinear公司的電源管理事業(yè)部推出低頻正弦波DDS單片電路ML2035以其價格低廉、使用簡單得到廣泛應用。ML2035特性：（1）輸出頻率為直流到25kHz，在時鐘輸入為12.352MHz以外頻率分辨率可達到1.5Hz（-0.75～+0.75Hz），輸出正弦波信號的峰-峰值為Vcc；（2）高度集成化，無需或僅需極少的外接元件支持，自帶3～12MHz晶體振蕩電路；（3）兼容的3線SPI串行輸入口，帶雙緩沖，能方便地配合單片機使用；（4）增益誤差和總諧波失真很低。ML2035生成的頻率較低（0～25kHz），一般應用于一些需產(chǎn)生的頻率為工頻和音頻的場合。如用2片ML2035產(chǎn)生多頻互控信號，并與AMS3104（多頻接收芯片）或ML2031/2032（音頻檢波器）配合，制作通信系統(tǒng)中的收發(fā)電路等。可編程正弦波發(fā)生器芯片ML2035設計巧妙，具有可編程、使用方便、價格低廉等優(yōu)點，應用范圍廣泛。很適合需要低成本、高可靠性的低頻正弦波信號的場合。方案三：自行設計的基于CPLD/FPGA芯片的解決方案DDS技術的實現(xiàn)依賴于高速、高性能的數(shù)字器件?？删幊踢壿嬈骷云渌俣雀?、規(guī)模大、在線可編程，以及有強大EDA軟件支持等特性，十分適合實現(xiàn)DDS技術。目前PLD器件（包括CPLD、FPGA）的生產(chǎn)廠商主要有Altera，Xilinx圖2.1DDS工作框圖以及Lattoce等。Altera是著名的PLD生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領先的地位。Altera的PLD具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能庫等，因此Altera的產(chǎn)品獲得了廣泛的應用。雖然有的專用DDS芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。而利用FPGA則可以根據(jù)需要方便地實現(xiàn)各種比較復雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實用性。就合成信號質(zhì)量而言，專用DDS芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用FPGA也能輸出較高質(zhì)量的信號，雖然達不到專用DDS芯片的水平，但信號精度誤差在允許范圍之內(nèi)。基于以上優(yōu)點我們采用了FPGA芯片來實現(xiàn)我們設計的DDS.2.3 數(shù)據(jù)存儲方案論證方案一：將波形數(shù)據(jù)存儲在EPROM27C512中，并直接通過單片機軟件掃描的方式將波形沼氣傳輸給DAC0832產(chǎn)生波形輸出。這種方法是硬件電路簡單，用通用的單片機最小系統(tǒng)板和一般的D/A 轉(zhuǎn)換器就可以完成。由于在此方案中單片機要完成波形掃描功能，還要負責整個系統(tǒng)的管理任務，并且受單片機工作速度的限制，不能很好的完成題目的要求。方案二：使用FPGA作為數(shù)據(jù)轉(zhuǎn)換橋梁，將波形存儲在其內(nèi)部的RAM中，通過硬件掃描將波形數(shù)據(jù)傳輸給DAC0832產(chǎn)生波形輸出。由于FPGA是一種高密可編程邏輯器件，可以滿足題目的要求。綜合各種因素，選擇方案二。2.4鍵盤/顯示方案論證本設計的頻率字和相位字輸入來實現(xiàn)，通過外部將數(shù)據(jù)輸入到FPGA中，同時控制DAC0832的數(shù)據(jù)轉(zhuǎn)換。鍵盤采用4×3矩陣式，共12個鍵分別對應0～9個數(shù)字鍵和一個啟動鍵兩個波形控制鍵。常用的顯示方案有以下幾種。方案一：使用液晶顯示屏顯示頻率，幅度和相位以及波的形狀。液晶顯示屏（LCD）具有輕薄短小、低耗電量、無輻射危險，平面直角顯示以及影像穩(wěn)定不閃爍、可視面積大、畫面效果好、分辨率高、抗干擾能力強等特點。方案二：使用傳統(tǒng)的數(shù)碼管顯示。數(shù)碼管是采用BCD編碼顯示數(shù)字，程序編譯容易，資源占用較少，但是顯示的字符較少，且不能顯示漢字。根據(jù)以上的論述，采用方案一。2.5數(shù)模轉(zhuǎn)換方案論證現(xiàn)階段市場上用于數(shù)摸轉(zhuǎn)換的芯片種類很多，常用的有8位，12位，16位等。他們各有其在不同的應用領域有著各自的優(yōu)勢。ADV7125是一種8位的高速，高精度的數(shù)模轉(zhuǎn)換芯片其優(yōu)主要性能如下：

240MHz的最大樣速度；

三路8位D/A轉(zhuǎn)換器SFDR；

當時鐘頻率為50MHZ；輸出為1MHZ時，–70dB；

當時鐘頻率為140MHZ；輸出為40HMZ時，-53dB；

與RS-343A/RS-170接口輸出兼容；

DA轉(zhuǎn)換器的輸出電流范圍為：2mA到26mA；

TTL兼容輸入；

單電源+5V/+3.3V工作；

低功耗（3V時最小值為30）。其優(yōu)點就不然而喻。DAC0832也是一種8位的數(shù)模轉(zhuǎn)換芯片，單電源供電，+5V到+15V正常工作?；鶞孰妷悍秶鸀閂；電流建立時間為1；CMOS工藝，低功耗20[2]。綜上來看ADV7215是中性能比較優(yōu)越的DAC芯片，但其價格較DAC0832要高，我們的設計中所需求的DAC芯片新能要求，DAC0832已經(jīng)可以達到，而且DAC0832是我們用的較多的的一種DAC芯片，對于它的用法比較熟悉。因此我們選則DAC0832來作為我們的數(shù)模轉(zhuǎn)換芯片。DAC0832是采用CMOS工藝制成的單片電流輸出型8位數(shù)模轉(zhuǎn)換器，單電源供電，從+5V～+15V均可正常工作?；鶞孰妷旱姆秶鸀椤?0V；電流建立時間是1μS；COMS工藝，功耗20mW。圖5.2是DAC0832的邏輯框圖及引腳排列。器件的核心部分采用倒T型電阻網(wǎng)絡的8位轉(zhuǎn)換器，如圖2.2所示。它是由倒T型R－2R電阻網(wǎng)絡、模擬開關、運算放大器和參考電壓VREF四部分組成。圖2.2DAC0832芯片引腳圖運放的輸出電壓為:（2.1）由上式可見，輸出電壓VO與輸入的數(shù)字量成正比，這就實現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。一個8位的轉(zhuǎn)換器，它有8個輸入端，每個輸入端是8位二進制數(shù)的一位，有一個模擬輸出端，輸入可有28＝256個不同的二進制組態(tài)，輸出為256個電壓之一，即輸出電壓不是整個電壓范圍內(nèi)任意值，而只能是256個可能值。DAC0832的引腳功能說明如下：D0－D7：數(shù)字信號輸入端ILE：輸入寄存器允許，高電平有效：片選信號，低電平有效：寫信號1，低電平有效：傳送控制信號，低電平有效：寫信號2，低電平有效IOUT1，IOUT2：DAC電流輸出端RfB：反饋電阻，是集成在片內(nèi)的外接運放的反饋電阻VREF：基準電壓（－10～+10）VVCC：電源電壓（＋5～＋15）VAGND：模擬地NGND：數(shù)字地2.6濾波方案論證方案一：采用二階巴特沃茲低通濾波器。巴特沃茲濾波器的幅度函數(shù)是單調(diào)下降的，由于n階低通巴特沃斯濾波器的前（2n-1）階導數(shù)在ω=0處為零，所以巴特沃斯濾波器也稱為最大平坦幅度濾波器，該方案濾波性能較好，但構(gòu)造和參數(shù)設置比較復雜。方案二：采用RC低通濾波器。能很好的濾除高頻信號，由于不須運算發(fā)大器，參數(shù)計算容易，對系統(tǒng)要求不高。基于上述理論分析，擬訂方案一。2.7總體設計方框圖本系統(tǒng)分為五大部分：FPGA主控電路，液晶顯示，鍵盤控制，數(shù)模轉(zhuǎn)換，低通濾波電路?？驁D如圖2.3所示：圖2.3系統(tǒng)總設計流程圖

三、工作原理本設計以FPGA為核心，由外部來實現(xiàn)頻率、相位的預置和步進，并完成信號的頻率和相位差顯示。如圖3.1系統(tǒng)框圖。采用直接頻率合成(DDS)技術，用FPGA來產(chǎn)生一路信號波行。將量化的波形數(shù)據(jù)存到存儲器中，在經(jīng)地址計數(shù)器尋址讀出波形數(shù)據(jù)，控制地址計數(shù)器的時鐘頻率即可控制采樣點數(shù)，這樣就控圖3.1工作原理框圖制了輸出波形的頻率。由于這些數(shù)據(jù)為數(shù)字量，故再經(jīng)D/A轉(zhuǎn)換電路將其轉(zhuǎn)換為模擬量，通過低通濾波器濾除階梯即可輸出滿足要求的波形。由于本設計采用直接數(shù)字頻率合成技術（DDS），運用一片EPROM，存儲波形數(shù)據(jù)，分別由設定數(shù)據(jù)差值的地址數(shù)據(jù)尋址即可輸出有設定波形，有效地擴展了輸出波形的頻率范圍并實現(xiàn)了輸出高精度相位的波行信號,系統(tǒng)穩(wěn)定可靠。3.1FPGA設計圖3.2DDS的原理框圖本設計采用本次大賽要求的賽靈思器件。開發(fā)語言用VerilogHDL。設計一相位累加器，同時輸出兩路尋址信號（基準信號的尋址信號以及輸出信號的尋址信號），對ROM表進行尋址輸出波形。設計框圖如上圖3.2：直接數(shù)字頻率合成器，（DirectDigitalSynthesizer）是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術。一個直接數(shù)字頻率合成器由相位累加器、加法器、波形存儲ROM、D/A轉(zhuǎn)換器構(gòu)成。其中K為頻率控制字、P為相位控制字、W為波形控制字、為參考時鐘頻率，N為相位累加器的字長，D為ROM的數(shù)據(jù)位及D/A轉(zhuǎn)換器的字長。相位累加器在時鐘的控制下以步長K作累加，輸出的N位二進制碼與相位控制字P、波形控制字W相加后作為波形ROM的地址，對波形ROM進行尋址，波形ROM輸出D位的幅度碼S（n）經(jīng)D/A轉(zhuǎn)換器變成階梯波S（t），再經(jīng)過低通濾波器平滑后就可以得到合成的信號波形。全盛的信號波形取決于波形ROM中存放的幅度碼，因此用DDS可以產(chǎn)生任意波形[3]。（1）頻率預置與調(diào)節(jié)電路。K被稱為頻率控制字，也叫相位增量。DDS方程為：（3.1）為輸出頻率，為時鐘頻率。當K=1時，DDS輸出最低頻率（也即頻率分辨率）為/2N，而DDS的最輸出頻率由Nyquist采樣定理決定，即/2，也就是說K的最大值為2N-1。因此，只要N足夠大，DDS可以得到很細的頻率間隔。要改變DDS的輸出頻率，只要改變頻率控制字K即可。（2）累加器相位累加器由N位加法器與N位寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖，加法器將頻率控制字K與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器在上一個時鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端；以使加法器在下一個時鐘作用下繼續(xù)與頻率控制字進行相加。這樣，相位累加器在時鐘的作用下，進行相位累加。當相位累加器累加滿量時就會產(chǎn)生一次溢出，完成一個周期性的動作。（3）控制相位的加法器通過改變相位控制字P可以控制輸出信號的相位參數(shù)。令相位加法器的字長為N，當相位控制字由0躍變到P（P≠0）時，波形存儲器的輸入為相位累加器的輸出與相位控制字P之和，因而其輸出技術的幅度編碼相位會增加P/2N，從而使最輸出技術的信號產(chǎn)生相稱。（4）控制波形的加法器通過改變小型控制字W可以控制輸出信號的波形。由于波形存儲器中的不同波形是分塊存儲的，所以當小型控制字改變時，波形存儲器的輸入為改變相位后的地址與波形控制字W（波形地址）之和，從而使最后輸出技術的信號產(chǎn)生相移。（5）波形存儲器用相位累加器輸出的數(shù)據(jù)作為波形存儲器的取樣地址，進行波形的相位—幅值轉(zhuǎn)換，即可在給定的時間上確定輸出的波形的抽樣幅值。N位的尋址ROM相當于把0O～360O的正弦信號離散成具有2N個樣值的序列，若波形ROM有D位數(shù)據(jù)位，則2N個樣值的幅值以D位二進制數(shù)固化在ROM中，按照地址的不同可心輸出相應本相位的正弦信號的幅值。相位—幅值變換原理圖如下圖3.3所示：圖3.3變換原理圖D/A轉(zhuǎn)換器的作用是把合成的正弦波數(shù)字量轉(zhuǎn)換成模擬量。正弦幅度量化序列S（n）經(jīng)D/A轉(zhuǎn)換后變成了包絡為正弦波的階梯波S（t）。需要注意的是，頻率合成器對D/A轉(zhuǎn)換器的分辨率有一定的要求，D/A轉(zhuǎn)換器的分辨率越高，合成的正弦波S（t）臺階數(shù)就越多，輸出的波形的精度也就越高。（6）低通濾波器對D/A輸出的階梯波S（t）進行頻譜分析，可知S（t）中除主頻外，還存在分布在,2兩邊±處的非諧波分量，幅值包絡為辛格函數(shù)。因此，為了取出主頻，必須在D/A轉(zhuǎn)換器的輸出端接入截止頻率為/2的低通濾波器。二、技術指標本次設計要求利用FPGA設計DDS信號發(fā)生器，利用QuartusII軟件對信號發(fā)生器進行電路設計功能仿真，并對仿真結(jié)果進行分析。量化的技術指標：(1)能夠輸出典型的方波，三角波，正弦波。(2)輸出量化位數(shù)：8位(3)輸出頻率≤2MHzDDS基本原理DDS的工作原理如圖1所示，在FPGA內(nèi)部實現(xiàn)高速的多位數(shù)相位累加器，輸出地址信號，控制讀出波形存儲器中存放的正弦波幅度數(shù)字信號。通過改變相位累加器的相位增量M，即地址間隔的改變，控制讀出波形存儲器一個周期正弦波幅值的數(shù)目，達到輸出頻率的控制。其輸出的頻率為，其中fclk為系統(tǒng)時鐘頻率，N為相位累加器的位數(shù)，M為相位增量——頻率控制字，由公式可知fout與M成正比,控制M就可以控制輸出的頻率。如要頻率步進為10Hz，則要求。保證在輸出最高頻率輸出時有32個點的波表數(shù)據(jù)輸出，則要求時鐘為3.2MHz。將50MHz的時鐘10分頻，得到5MHz的信號作為累加器的計數(shù)信號。則fclk＝5MHz，2N＝500000，因此，N可取20，2N＝1048576。則fout=4.77M，M=0.21fout如圖1所示，利用計算機輸入要輸出的頻率，發(fā)送到單片機，單片機將對接收到的數(shù)據(jù)進行預算處理后發(fā)送給FPGA。3.3DDS主要性能指標及優(yōu)點DDS采用全數(shù)字技術實現(xiàn)頻率合成，使其與一般的頻率合成相比，有一些很突出的優(yōu)點及獨特的性能。DDS在相對帶寬、頻率轉(zhuǎn)換時間、頻率分辨率、相位連續(xù)性、正交輸出以及集成化等一系列性能指標方面遠遠超過了傳統(tǒng)頻率合成技術所能達到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能[5]。概括來說主要有以下性能指標及優(yōu)點：（1）輸出帶寬當頻率控制字K=1時（即：向相位累加器中送入的累加步長為1），則輸出的最低頻率為(3.8)式中，為系統(tǒng)時鐘頻率，N為相位累加器的位數(shù)。當相位累加器位數(shù)很高時，最低輸出頻率可達到mHz，甚至更低，可以認為DDS的最低合成頻率為零頻。DDS最高輸出頻率受限于系統(tǒng)時鐘頻率和一個周波波形系列點數(shù)，在時鐘頻率為、采樣點數(shù)為M（存儲深度）下，最高輸出頻率為：(3.9)這是一個比較大的數(shù)值，所以，DDS相對其它頻率合成技術，其帶寬得到了極大的提高。（2）頻率、幅度、相位分辨率頻率分辨率也就是頻率的最小步進量，其值等于DDS的最低合成頻率。(3.10)根據(jù)相位累加器位數(shù)的不同有著不同的頻率分辨率。由DDS最低合成頻率接近零頻知，其頻率分辨率可達到零頻。所以DDS相比其它頻率合成技術有精密的頻率分辨率。精細的頻率分辨率使得輸出頻率十分逼近連續(xù)變化。幅度的分辨率決定于幅度控制的DAC的位數(shù)：(3.11)式中，N為幅度控制的DAC的位數(shù)，Vref為幅度控制的DAC的參考電壓。相位差的分辨率與一個周波采樣點數(shù)M成反比，(3.12)從上可看出，DDS技術可根據(jù)實際需要，對頻率分辨率、幅度分辨率以及相位差分辨率進行靈活控制。（3）頻率轉(zhuǎn)換靈活性頻率轉(zhuǎn)換靈活性是指頻率控制字改變后，輸出波形頻率跟蹤頻率控制字的能力。DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，故可認為其頻率轉(zhuǎn)換是實時的。DDS的相位序列在時間上是離散的，在頻率控制字K改變后，經(jīng)過一個時鐘周期后即可按新的相位增量累加，可認為它的頻率轉(zhuǎn)換時間就是頻率控制字的傳輸時間。而在現(xiàn)代數(shù)字電路，數(shù)據(jù)傳輸延時為ns級的頻率轉(zhuǎn)換時間極為短暫。（4）相位連續(xù)性從DDS原理可知，在改變DDS的輸出頻率時，實際就是改變地址發(fā)生器輸出地址的速率，即改變相位函數(shù)的增長率。如在t1時刻，當頻率控制字改變后，只是改變了t1時刻的地址上產(chǎn)生下一時刻t2地址的速率，并沒有改變t1時刻的地址，而且t2時刻地址還是在t1時刻地址