電子系統(tǒng)設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)一fpga入門

1、6.3 QuartusII6.3.1簡(jiǎn)AlteraQuartusII員在開(kāi)發(fā)和推出 FPGA、CPLD 和結(jié)構(gòu)ASIC 設(shè)計(jì)的同時(shí)，獲得無(wú)與倫比的設(shè)計(jì)性能、一流的易用性以及6.3 QuartusII6.3.1簡(jiǎn)AlteraQuartusII員在開(kāi)發(fā)和推出 FPGA、CPLD 和結(jié)構(gòu)ASIC 設(shè)計(jì)的同時(shí)，獲得無(wú)與倫比的設(shè)計(jì)性能、一流的易用性以及最短的市場(chǎng)推出時(shí)間。這是首次將 FPGA 移植到結(jié)構(gòu)化 口。Quartus II 的主要特性有：EDA 支持CPLD、FPGAAltera 公司的 Quartus 提供了可編程片上系統(tǒng)（SOPC）設(shè)計(jì)的一個(gè)綜合開(kāi) 入Quartus II 1(Place&

2、6-此外，Quartus Quartus II圖形用戶界面、(Place& 6-此外，Quartus Quartus II圖形用戶界面、6.3.2QuartusII 圖形用戶界面Quartus MegaCore管理器（MegaWizard2時(shí)序 (Timing 引腳規(guī)劃器（Pin框 VHDL、 引腳規(guī)劃器（Pin框 VHDL、VerilogHDL& 適配器 平面布局圖編輯器（Floorplan Editor）漸進(jìn)式編譯（IncrementalCompilation）窗口（Report資源優(yōu)化顧問(wèn)（ResourceOptimizationAdvisor）設(shè)計(jì)空間管理器（Design Space

3、Explorer）編輯器（Chip窗口（Report仿真器 SOPCDSP3Software VQM EDANetlist lay 早期功耗估計(jì)器laySoftware VQM EDANetlist lay 早期功耗估計(jì)器layerLogicLock 窗口時(shí)序優(yōu)化顧問(wèn)（TimingOptimizationAdvisor）設(shè)計(jì)空間管理器（Design Space Explorer） RTL查看器（RTL編輯器（Chip編輯器（Chip 更改管理器（Change46-QuartusII形用戶界 （Compiler6-QuartusII形用戶界 （CompilerPartitionMerge*（分區(qū)

4、合并） sing ”菜單，然后從 6-CompilerTool5中6-Quartus 觀和操中6-Quartus 觀和操 ，Max+PlusII 6-框6 能仿真，則流程只執(zhí)行Generate Functional StartCompilationAndSignalProbe Compilation 命令。進(jìn)行部分編譯，但是在Fitter完成這前停止 在菜單欄的左邊還是右邊。Quartus IIQuartus II 在菜單欄的左邊還是右邊。Quartus IIQuartus II anage“Tools菜單）生成宏功能模 框“Assignments”單、Floorplan Editor、Des

5、ign 76-QuartusII 和Max+PlusII捷菜 5、6-QuartusII 和Max+PlusII捷菜 5、可選SOPCBuilder DSPBuilder6、可選使用SoftwareBuilder 為Excalibur器件處理器或 8、可選PartitionMerge合9、可選Simulator和GenerateFunctionalSimulationNetlist10111213yzer 814 框和 Assignment Editor 改進(jìn)時(shí)序，達(dá)到時(shí)序 近。 15161714 框和 Assignment Editor 改進(jìn)時(shí)序，達(dá)到時(shí)序 近。 15161718可選Chip

6、Editor、ResourePropertyEditor 和ChangeManager6.3.3QuartusII 操作實(shí) 6-VHDL來(lái)描述，然后為其創(chuàng)建圖形符號(hào)，最后和計(jì)數(shù)器部分一在Quartus 對(duì)于MAX+PLUS II 工程文件,Quartus File 菜單下的MAX+PLUSIIProjectMAX+PLUSII配置文件（.acf）QuartusIIQuartus 1、首先啟動(dòng)Quartus 6-49 96-506-506-6-Next（Next（ 6- VHDL描述的輸入，然后再介紹選擇“DeviceDesign 選擇“DeviceDesign Editor（6-52建設(shè)框 V

7、HDLVHDL LIBRARYUSEUSE1HzENTITYClk20Mto10PORT:INstd_logic; -20MHz輸入時(shí)鐘信resetINstd_logic; -輸入復(fù)位信ENDARCHITECTUREarch_C2M1OFClk20Mto10SIGNALcounter egerRANGE0TOSIGNALtmp_clk ENDEND ENDclk10HzENDEND ENDclk10Hz6-（3） 為此 VHDL c6-創(chuàng)建VHDL 選擇“選擇“Device6-創(chuàng)建VHDL 選擇“選擇“DeviceDesign 擊“OK”按鈕進(jìn)入“Block Editor（塊圖形編輯器，進(jìn)行塊

8、圖和原理圖和在“Block Editor （.gdf （.bsf、AHDL 庫(kù)文件（.inc）HDL 和使用方法，如圖 6-55 所示。6- 6- 6-56 框 6-框6-框縮放工具用于放大/縮小“BlockEditor”中的視圖。首先調(diào)入元件：四位二進(jìn)制計(jì)數(shù)器 74161、三輸Nand3、地信GND 6-Quartus 參數(shù)化模塊（LPM）等。可按照下面的方法調(diào)入單元符號(hào)到圖形編輯區(qū)： 6-框其中兆功能函數(shù)（megafunctions）化模塊（LPM ），當(dāng)選擇兆功能函數(shù)6-框其中兆功能函數(shù)（megafunctions）化模塊（LPM ），當(dāng)選擇兆功能函數(shù)庫(kù)時(shí)，如果同時(shí)使能圖中標(biāo)注的兆功自動(dòng)

9、調(diào)用Mega Wizard anager 74系列的符號(hào)。基本單元符號(hào)（primitives）Altera基本圖（ 658 鼠標(biāo)右鍵，選擇 Cancel 取消放置符號(hào)，也可以按“Esc”取消。 6-表。如直接輸6-表。如直接輸入 74161，則 659框?qū)⒆詣?dòng)定位到 74161 所在庫(kù)中 6-（4） 為輸入/6-（4） 為輸入/ 6-框（5） 保存圖形文件 Quartus II 編譯器窗口包含了對(duì)設(shè)計(jì)文件處理的全過(guò)程。在 Quartus 的 開(kāi)始具 Quartus II 編譯器窗口包含了對(duì)設(shè)計(jì)文件處理的全過(guò)程。在 Quartus 的 開(kāi)始具時(shí)序 近平面布局6-sing”菜單中的“Start C

10、ompilation”命令6-62 中的ar，ysis&Synthesis”命令 6-編 “ 6-編 “VectorWaveformFile6-64所示。點(diǎn)擊“OK”點(diǎn)擊鼠標(biāo)右鍵，在彈出的菜單中選擇“Insert Node or Bus”命令（或用鼠標(biāo)左鍵雙擊此窗口）6-66所示。接著就會(huì)彈出“InsertNodeorBus” 框，如圖 6-676-67中的“Node Finder”按鈕，打開(kāi)“Node 6-686-68中間的添加/刪除選擇節(jié)點(diǎn)來(lái)確定時(shí)序仿真 編工程管理窗6-框6-框6-6-6-6-6-框6-6-6-6-6-70 6-圖6-設(shè)計(jì)時(shí)鐘引腳框6-圖6-設(shè)計(jì)時(shí)鐘引腳框clear 輸入

11、引腳，然后利用向量波形編輯工具條中的 “1 電平”給其在全部時(shí)間段賦于高電平。最后為了觀察信號(hào)“clear”的清零作用，在 clear80ns120ns的時(shí)間段內(nèi)利用向量波形編輯工具條中的“0電平”給其賦于如圖 6-72 所示。賦于“0 電平” 賦于“1 電平”6-選擇“Assignments”菜單中的“Settings”命令，打開(kāi)6-選擇“Assignments”菜單中的“Settings”命令，打開(kāi)如果要進(jìn)行功能仿真，請(qǐng)將仿真模式設(shè)置為“Functionalsing”菜單中的“Generate Functional Simulation Netlist 件 看起來(lái)更直觀，可以編輯向量波形文

12、件“cntm12.vwfq3 6-766-6-6-6-框6-6-框6-（Radix6-框6-77 VWF FPGA 設(shè)計(jì)工程的創(chuàng)建、設(shè)計(jì)輸入、編譯（分析和綜合）6-框6-77 VWF FPGA 設(shè)計(jì)工程的創(chuàng)建、設(shè)計(jì)輸入、編譯（分析和綜合） Quartus II 中的引腳分配（Pins Assignment）器Quartus AssignmentEditor 令，彈出如圖 6-78 所示的 Assignment Editor 引腳分配界面。6-6-78 中的左側(cè)有個(gè)工具條，它提供了控制 Assignment Editor 窗口的顯示和操作含所有端口名的下拉框，從中選擇一個(gè)，如 clk20M也6-78 中的左側(cè)有個(gè)工具條，它提供了控制 Assignment Editor 窗口的顯示和操作含所有端口名的下拉框，從中選擇一個(gè)，如 clk20M也可以點(diǎn)擊圖左側(cè)工具條中的“Show all assignable pin Numbers”按鈕，將會(huì)在“To”單元欄中自動(dòng)列出設(shè)計(jì)文件的所有已知。6-6-器件進(jìn)行編程或配置。Quartus II Compiler Assembler 模塊生成編程文件，Quartus 輸出發(fā)光二極管輸出發(fā)光二極管輸出發(fā)光二極管輸出發(fā)光二極管輸出發(fā)光二極管Prog