抗干擾技術(shù)高速板設(shè)計

1、高速板設(shè)計技術(shù)( H i ghSpeedBoardDes i gn)目錄高速板設(shè)計技術(shù)(HIGHSPEEDBOARDDESIGN)11 電源分配31 . 1電源分配網(wǎng)絡(luò)作為動力源33458.1 阻抗的作用.2 電源總vs 電源位面法.3 線路噪聲過濾.4 旁路電容的放置1 . 29910電源分配網(wǎng)絡(luò)作為信號回路.1 自然的信號返回線路.2 總線 vs 信號回路平面1 . 3設(shè)計板面應(yīng)考慮電源分配101111121212121 . 3 .1 當心電源層割縫1 . 3 .1 .11 . 3 .1 .21 . 3 .1 .31 . 3 .1 .41 . 3 .1 .5地線電纜的有效性分離模擬電源平面

2、與數(shù)據(jù)電源平面避免分離的板平面隔開敏感元件隔開敏感元件將電源總線靠近信號線2.傳輸信號線2.1 傳輸線分類1414.2對帶狀線來說：對微波傳輸線：2.2 計算分散的負載152 .3反射反射定量化162 .4182 .525傳輸線布局法則.1 避免斷點.2 不要使用 STUB 和 TS2526. 色度亮度干擾1 電容性干擾2 電感性干擾2626281線圈的尺寸和緊密程度.2 負載阻抗3 干擾解決方法總結(jié)2929294電磁干擾（EMI）304 . 1 環(huán)路（LOOPS）302 過濾（FILTERING）.1 EMI 過濾器.2 鐵氧體噪聲干擾抑制器（ ferr i te 4 .

3、 3 設(shè)備速度總結(jié)3030313233no i sesuppressors）2高速板設(shè)計技術(shù)( H i ghSpeedBoardDes i gn)前言就是速度問題。66MHz 到 200MHz 處理器是很普通的；到。對于高速度的要求主要來自：如今，許多系統(tǒng)設(shè)計中最重要的233-266MHz 的處理器也變得輕易就a) 要求系統(tǒng)在令用戶感到舒適的、很短時間內(nèi)就能完成復(fù)雜的任務(wù)。b) 元件供應(yīng)商有能力提供高度速的設(shè)備。對 a 舉例：即使產(chǎn)生最基本的計算機動畫，也需要先計算大量的數(shù)據(jù)。目前，延遲4 .5ns 的可編程 p ld 設(shè)備已經(jīng)出現(xiàn)，像 mach 這樣的延遲 5ns 的復(fù)雜 p l ds 也已

4、經(jīng)存在。盡管它們看起來已經(jīng)很快了，但是，使發(fā)展有潛力的并不是這些延遲絕對值，而是延遲可能達到的邊緣極值（edge rate）。將來會出現(xiàn)更快的設(shè)備，它們將具備更快的邊緣極值。設(shè)計高速系統(tǒng)并不僅僅需要高速元件，更需要天才和仔細的設(shè)計方案。設(shè)備模擬方面的重要性與數(shù)字方面是一樣的。在高速系統(tǒng)中，噪聲問題是一個最基本的考慮。高頻會產(chǎn)生輻射進而產(chǎn)生干擾。邊緣極值的速度可以產(chǎn)生噪聲會嚴重損害系統(tǒng)的性能。，反射以及串擾。如果不加抑制的話，這些本文講述了使用 pcb板設(shè)計高速系統(tǒng)的一般原則，包括：電源分配系統(tǒng)及其對 board inghouse 產(chǎn)生的影響傳輸線極其相關(guān)設(shè)計準則串擾（cross ta lk ）

5、極其消除電磁干擾1 電源分配設(shè)計高速系統(tǒng)板時需要考慮的重要問題就是電源分配網(wǎng)絡(luò)。對一個無噪聲系統(tǒng)來說，它必須有一個無噪聲的電源分配網(wǎng)絡(luò)。記住，如果想開發(fā)一個干凈的 VCC， 那么得到一個干凈的地就是十分必要的。對 AC 這個目的來說（這將是本文的重點），VCC 就是基礎(chǔ)地。1 .1 電源分配網(wǎng)絡(luò)作為動力源1 .1 .1 阻抗的作用讓考慮一塊 5*5 的板子，數(shù)字 ICs，并有一個5 .0V 的電源。的目的是給位于板子上每一個設(shè)備管腳提供正好是5V 的電壓，不管這些設(shè)備管腳在板子上與電源的距離如何。再進一步，每個管腳上的電壓應(yīng)該是沒有線噪聲（L ine no ise ）的。具有這些性質(zhì)的電源表現(xiàn)

6、為一個理想電壓源（圖 1a），它的阻抗為零。零阻抗可以保證負載與電壓源恰好相等。它還意味著噪音信號將被吸收，因為噪音發(fā)生器有最小阻抗的極限。很不幸，這只是個理想條件。圖 1b 畫出的是一個真正的電源，它有一定的以電阻，電感或者電容形式存在的阻抗。3它們分布在整個電源分配系統(tǒng)中。因為有了阻抗，噪音信號也加入了電壓（vo l tage）中。圖 1.1 電源模型（er buses）的設(shè)計目的是盡可能減小網(wǎng)絡(luò)中的阻抗。有兩種方法：電源總和電源位面法(l anes)。一般來說，電源位面法較之電源總有著比較好的阻抗特征，不過，就實用性來說，總更好一些。1 .1 .2 電源總vs 電源位面法圖 1.2 電源

7、總和位面法模型兩種電源分配方案分別用上圖 2 的a 和b 表示。一個總線系統(tǒng)（圖 2a）是由一組根據(jù)系統(tǒng)設(shè)備要求不同而具有不壓級別的線路組成的。從邏輯上講，典型的應(yīng)該是+5V 和地線。每種電壓級別所需的線路數(shù)目根據(jù)系統(tǒng)的不同而不同。一個電源位面系統(tǒng)（圖 2b）是由多個金屬的層（或者層的部分）組成的。每個不壓級別需要一個單獨的層。金屬層上面唯一的縫隙，是為了布置管腳和信號過的。4早期設(shè)計更傾向于總線方法，因為把整個層用作電源分配，成本比較高。電源總線與信號線那些層。總線需要給所有的設(shè)備提供電源，而且還要給信號線留出空間；于是，總線必須是很長很窄的帶子。這使得在較小的交叉范圍內(nèi)產(chǎn)生一些小阻抗。盡管

8、這些阻抗很小，但是仍然很重要。一塊最簡單的板子也會有 20 到 30 個 IC。如果一個帶有 20 個 IC 的板子上，每個設(shè)備有 200mA，那么總電流將為 4A。那么總線上 1 .125歐姆的小阻抗將會造成 0 .5V 的電壓損失。如果供應(yīng)的總電壓是 5V 的話，那么總線上最后一個設(shè)備僅能得到 4 . 5V 的電壓。因為電源位面系統(tǒng)使用的是整個層，那么它的唯一限制就是板子的尺寸問題。帶有同樣多設(shè)備的系統(tǒng)，電源位面上的阻抗只是總線系統(tǒng)上的阻抗的一個零頭。因此，電源位面系統(tǒng)似乎比總線系統(tǒng)更可能為整個系統(tǒng)提供全電壓。在總線上，電流被限制在總線的路線上。每個高速設(shè)備產(chǎn)生的線路噪聲都將被帶入這條線路

9、中其他的設(shè)備。如圖 2a 的板子，噪聲由 U9 產(chǎn)生，經(jīng)總線帶給 U7。電源位面系統(tǒng)中，電流不受線路控制，分布在整個層上。由于整體阻抗小，電源位面系統(tǒng)比總線系統(tǒng)的噪聲更小。1 .1 .3 線路噪聲過濾僅僅電源位面系統(tǒng)無法減小線路噪聲。由于不論使用怎樣的電源分配方案，整個系統(tǒng)都會產(chǎn)生足夠?qū)е聠栴}發(fā)生的噪聲，額外的過濾措施是必需的。這一任務(wù)由旁路電容完成。一般來說，一個 1uf- 10uf 的電容將被放在系統(tǒng)的電源接入端，板上每個設(shè)備的電源腳與地線腳之間應(yīng)放置一個 0 . 01u f-0 . 1uf 的電容。旁路電容就是過濾器。放在電源接入端的大電容（約 10uf）用來過濾板子產(chǎn)生的低頻（比如 6

10、0hz 線路頻率）。板上工作中的設(shè)備產(chǎn)生的噪聲會產(chǎn)生從 100mhz 到更高頻率間的合（harmon i cs）。每個間都要放置旁路電容，這些電容比較小，大約 0 . 1u 左右。由于的目的是過濾掉電源供應(yīng)中的 AC 成分，所以電容似乎越大越好，最大限度的減小了阻抗。但是，這樣想沒有考慮到現(xiàn)實條件的電容并不具理想條件下的電容，如圖 3a，實際的電容則如圖 3b。條件下的那些特性。理想電容器實際電容器模型圖 3 電容模型電阻和電感是由組成電容的金屬板和石墨板造成的。由于它們寄生于電容，于是被稱為等級電阻（ESR）和等級電感 (ESL)，因此電容是一系列共鳴的電路，因為：51fR LC由圖4a看出

11、，在小于FR的時候，它是電容性的，而大于FR的時候，它是電感性的。電容阻抗與頻率的關(guān)系在同等結(jié)構(gòu)之下減小電容容量的效果圖4 頻率于電容阻抗的關(guān)系因此，電容器更像一個針對一個帶寬的過濾器（band-re j ect f i l ter ），而不是一個高頻過濾器（h igh- frequency- re j ect f i l ter . ）。舉個例子來說，一個10u的用作板電源連接的電容通常是由一卷用絕緣材料隔開的金屬帛組成（圖5）。這樣造成了很大的ESL和ESR。由于ESL很大，F(xiàn)R一般在1MHz以下。它們是良好的對付60 噪聲的過濾器，但是對于100MHZ及更高頻率的跳變（sw tch in

12、g ）噪聲就不太理想了。容量uF 電容的結(jié)構(gòu)圖5 大電容的結(jié)構(gòu)ESK，ESR決定于制造電容的絕緣材料和電容構(gòu)造，而不是電容的大小。想要降低高頻噪聲，憑借相同種類的大電容是無法解決的。在低于一個小電容的FR的時候，一個大電容的阻抗比這個小電容的阻抗要小，但是當高于FR的時候，ESL占據(jù)了主導(dǎo)，這時候大電容與小電容的阻抗沒有區(qū)別（圖4b）。因為僅僅電容值改變了，除非電容的構(gòu)造改變，否則ESL不會改變。若要過濾高頻，必須用一個ESL低的電容替換當前的電容。6金屬層介質(zhì)層金屬層為了不同的頻率及應(yīng)用，有不同種類的電容可供選擇，表格1給出一些介紹：表1在不同頻率下使用的旁路電容表低ESL電容通常鐵磁材料制

13、成，有較小的電壓電容乘積。所以，制造具有實用的電壓（防止板漏）的大電容是很的。不過，由于較好的過濾特性，大值電容可能并不需要。圖6比較了一個C0G型號0 .01uF的電容和一個另外種類0 .1uF 的電容電容在頻率高時過濾得比較好。發(fā)現(xiàn)0 . 01uF圖 7 幾種電容的濾波效果電容器圖向顯示，每種電容器都有一個有限的頻率有效范圍。一個系統(tǒng)既有低頻噪聲，7陶瓷電容玻璃封裝陶瓷電容電解電容又有高頻噪聲，為此，希望能夠?qū)㈩l率有限范圍擴大。為實現(xiàn)這一目的，可以將一個高電容，低ESL的設(shè)備與一個低電容，極低ESL的設(shè)備并聯(lián)。圖7顯示這樣做可以顯著提高有效過濾頻率范圍。X7R 與 C0G 兩種結(jié)構(gòu)電容的頻

14、率響應(yīng)圖 7 X7R 與C0G 兩種結(jié)構(gòu)電容的頻率響應(yīng)1 .1 .4 旁路電容的放置選擇好過濾電容之后，需要將它們放置到板子上。圖8a描述低速板放置電容的一般標準。電容應(yīng)放在接近設(shè)備的頂部以保證其有效性。雖然畫圖很簡單，但是這樣并不能提供最快的系統(tǒng)性能。注意到VCC電容很接近接VCC的位置，但是接地端卻很遠。因為噪聲在一個電源平面上并不是均衡的，電容并不過濾近的噪聲。導(dǎo)線（ch ipleads ）產(chǎn)生的噪聲；它只過濾附為達到良好的性能，應(yīng)該使與電容在同一點上接VCC和接地。因為電容的尺寸與的尺寸是不同的，所以有必要從 VCC和地線接入點分別引兩條線到電容器。如圖8b。這些“延長導(dǎo)線”放在無電源

15、平面上，而且越短越好。通常，最好將電容放a) 旁路電容的典型放置在板子的正對面，的正下方。一個表貼放在那里可以圖 8 放置旁路電容的位置注意：從電容到電源管腳布下的“延長導(dǎo)線（ l ead ex ten得到很好的工作效果。）”可能占用了原本用來布信號線的位置。但是，現(xiàn)在就在布置（rout i ng）信號線花費一些額外的精力可以減少以后為減小噪聲需要做的工作。對于有多個VCC和地線管腳的設(shè)備，最佳的旁路取決于設(shè)備本身。特別決定于電源管腳8b)的旁路電容放置是否是連接的（connectederna l l y ）。對于這樣的設(shè)備，只需要旁路一個地線管腳到一個VCC管腳。若電源在是分散開的，這些分開

16、的VCC管腳需要分別去耦（decoup l ed）?？傮w來說，最好與設(shè)備供應(yīng)商聯(lián)系，聽取他們的建議。1 .2 電源分配網(wǎng)絡(luò)作為信號回路電源網(wǎng)絡(luò)一個令人吃驚的功能就是它可以為系統(tǒng)所有的信號提供一個回路，無論信號是否在板內(nèi)產(chǎn)生。這樣的設(shè)計可以削弱很多高速噪聲問題的產(chǎn)生。1 .2 .1 自然的信號返回線路高速系統(tǒng)設(shè)計最重要的部分之一就是在信號跳變時產(chǎn)生的能量。每次信號跳變時都會產(chǎn)生 AC 電流。電流需要一個閉合回路。如圖 9a，9b 所示，回路可以由 VCC 提供或者地線提供?；芈酚蓤D 9c 表示。板子上信號電流回路：a)通過 Vccb)通過地 c)等效 AC 路徑圖 9 電流閉合回路的幾個方法電流

17、環(huán)路產(chǎn)生電感，可以將其看作一個單圈電感。它會增強，串擾和輻射。電流環(huán)路電感及其帶來隨著環(huán)路的大小增大而增大。為減小這些問題，需要減小環(huán)路的尺寸。AC 返回信號可以取路于整個板面，但是實際上會取最小阻抗的路線。阻抗包括電感和電容。金屬的阻抗很小；所以阻抗主要來自于電感。由于阻抗隨著電感的增大而增大，阻抗最小的路線也就是電感最小的路線。如果信號線由 A 到B 隨機挑選路徑，自然回路不一定是一條直線，盡管它可能被認為具9有最小的阻抗。如圖 10 所示，將一條信號線及其回路分開，則其相應(yīng)的電感也會增大。若希望路線具有最小阻抗，則需要將信號返回線靠近信號線。如果可能，將返回線盡量靠近信號線，可以得到最小

18、的環(huán)路。在多層板中，“盡量靠近”通常表示信號路線正上方或正下方的地線平面或者 Vcc 平面。在雙層板中，則意味著最近的地線或者 Vcc 線路。圖 10 當信號與回路斷開導(dǎo)致電感增加1 .2 .2 總線 vs 信號回路平面圖 2a 表示一個電源總線有著固定的線路。信號回路必須跟從這條線路，無論是否是最佳的路線。除非信號線是有意靠近電源總線布置而且已經(jīng)是最小環(huán)路尺寸，否則這條信號線很可能是一條很長的線路。如果板子使用了未加精心布置的電源分配總線，就可能產(chǎn)生相當大的噪聲。電源平面并沒有對電流施加天然的限制。于是返回信號可以取道最小阻抗的線路，也就是距離信號線最近的線路。這也就會產(chǎn)生最小的電流回路，這

19、正是高速系統(tǒng)需要的解決方案。盡管電源平面方案比總線方案更優(yōu)，但是設(shè)計者的失誤仍然可能使得這些優(yōu)越性喪失。自然線的任何一個斷點都會使得電流繞道而行，從而加大環(huán)路的尺寸（圖 11）。所以請地線平面和電源平面上的斷點。圖 11 電源平面的斷縫將導(dǎo)致回路尺寸的增加1 .3 設(shè)計板面應(yīng)考慮電源分配下面的幾條原則有助于發(fā)揮電源平面的優(yōu)點，避免缺點：101 .3 .1 當心電源層割縫電源平面上的斷點( cuts) 往往出現(xiàn)在割縫處和過孔上。它們是連接板的對邊、連接元件與板子連接器的電路中必要的部分。它們經(jīng)常被很多小缺口（gaps）所圍繞，這些小缺口位于電源層，它們被腐蝕用以防信號線短路的。如果過孔離得太近，

20、腐蝕的線又太粗，它們就會連在一起，形成一個回 的阻礙。斷點可能發(fā)生在背板連接器（connec tors ）及設(shè)備插槽中（dev iockets ）（圖 12）。圖 12 信號通過過孔返回的公共路徑例如，斷點可能發(fā)生在 VME 背板的連接器上。104 腳的連接器具有可能會阻礙信號回路的過孔。所有的信號不得不通過板子的邊緣才能形成回路。這樣不僅回路的尺寸變大，而且邊緣部分被所有的信號共用，會產(chǎn)生串擾。1 .3 .1 .1 地線電纜的有效性現(xiàn)在的回路尺寸問題同樣適用于脫離板面的電纜。每個信號都需要有一對電線：一條用于傳輸信號，一條用于傳輸返回信號。這兩條線應(yīng)該盡量貼近以減小回路尺寸。圖 13a 和圖

21、 13b 示范了不正確的結(jié)構(gòu)，而圖 13c則是正確的結(jié)構(gòu)。圖 13 電纜的接法111 .3 .1 .2 分離模擬電源平面與數(shù)據(jù)電源平面高速模擬系統(tǒng)對數(shù)字噪聲是很敏感的。比如，放大器可以將跳變噪聲放大，幾乎像一個尖峰脈沖（e）。在既具有模擬與數(shù)字兩種功能的板子上，一般這兩種電源是需要分開的；兩個平面在電源上疊放在一起。對于同時使用兩種（模擬和數(shù)字）信號的板子來說，這種方導(dǎo)致一些問題（比如 DAC 和電壓比較器）。信號線必須跨過平面邊界。這些邊界迫使回路在回到驅(qū)動之前, 先回到電源。在信號交叉的接地平面放置跳線可以很好的解決問題（圖 14）。Jumper 在斷點處為返回信號提供了橋梁；也使得回路的

22、尺寸減小。圖 14 處理在信號交叉的接地平面的方法1 .3 .1 .3 避免分離的板平面當使用分離的電源平面的時候，不要將數(shù)字電路的電源平面與模擬電路的電源平面。將數(shù)字電路的電源平面與模擬電路的電源平面分開的目的是將數(shù)字電路與模擬電路分開。如果板平面交疊，電路就會有交疊的可能，會損害電路的分離性。為了保證分離性，一塊板子，分離的平面（p l anes）之間切開。檢查板子新在外面的邊緣部分。應(yīng)該看不到任何金屬部分，除非因為有特意留出的跨邊界的電路或者連接。1 .3 .1 .4 隔開敏感元件圖 15馬蹄形區(qū)域有些設(shè)備，比如鎖相電路，對噪聲非常敏感。它們需要更高級別的。在電源平面上沿設(shè)備周圍腐蝕出馬

23、蹄形可以達到很好的效果（圖 15）所有進出該設(shè)備的信號都由馬蹄形一端的窄小通路傳輸。電源平面上電流噪聲將會繞過馬蹄形地帶，不會靠近敏感元件。使用這個技術(shù)的時候，要保證其他所有信號都繞開了生本項技術(shù)原本希望避免的噪聲。的部分。否則，這些線路會產(chǎn)121 .3 .1 .5 隔開敏感元件將電源總線靠近信號線有時候，設(shè)計者不得不使層板，不能使用電源平面而要用電源總線。即使如此，將電源總線靠近信號線也同樣能夠減小回路的尺寸。地線總線應(yīng)該跟隨著板子另一面的最敏感的那條信號線（圖 16）。這樣，這條信號線的回路尺寸和使用電源平面的信號線回路尺寸是一樣的。圖 16 用 Bus 電源系統(tǒng)優(yōu)化的信號回路路徑示意圖3

24、.傳輸信號線控制信號線與 AC 地之間的關(guān)系應(yīng)該利用“信號總是取道阻抗最小的路線”這一特性。另一個特性是一條信號線上的阻抗是一個常量。這樣的信號線被稱作“可控阻抗線”，它是板上信號傳輸?shù)淖罴衙劫|(zhì)。但是，如果信號延遲大于傳輸時間的一多半，信號線應(yīng)被看作一條傳輸線。一條終接負載不合適的傳輸線受到反射的影響，反射則會使得信號變形。傳輸線負載端的信號很像（圖 17），使得系統(tǒng)速度下降。它還會導(dǎo)致時鐘錯誤，損壞系統(tǒng)功能。圖 17 傳輸線負載不匹配時的反射信號圖 18 傳輸線模型13一個可控阻抗信號線可以用圖 18 模型表示。電感和電容均勻地分布上。它們分別以每長度，法拉每長度為。可以得到兩個重要參數(shù)：阻

25、抗（Z0），和延遲（tPD）。在一條無從這個模型，損信號線上，Z0 是一個 AC 阻抗；例如，對于驅(qū)動（driver）來說，Z0 是一個純電阻器。它是歐姆，值等于： Z L0 C0的式 2-10其中，L0 = 信號線自感系數(shù)（每長度）C0 = 信號線電容（法拉每長度）延遲時間也依賴于 L0，C0。是“時間每長度”，值等于：t pdL0C0 式 222.1 傳輸線分類因為的主要是印刷電路板，可能的信號線種類可以歸于兩大類：帶狀線(strpeline)微波傳輸線（microstrip）(圖 19)。帶狀線的信號線夾在兩層電源平面之間。這樣的設(shè)計技術(shù)可以得到最干凈的信號，因為信號線的兩面都受到保護。

26、但是，這樣的線是隱藏的，想輕易接觸到信號線非常。微波信號線則將信號線放在朝外的平面層上。信號線的一端是地線平面。這樣的設(shè)計技術(shù)使得接觸信號線變得容易。圖 19 帶狀線與微帶線地結(jié)構(gòu)參數(shù) C0，L0，Z0，tPD 和可以由信號線的物理尺寸以及制板物質(zhì)的絕緣屬性決定。下面具體。60 4 hZ ln0t R0.67 ( 0.8 )2.1.1 對帶狀線來說：式 2-3w 1.017 Rn s / f tt PD C 1000 t P D p f / f t0Z0L 0 Z 0 C20H / f t14875.89h0.8w tZ 0 ln r 1.41 1.017 0.456 r 0.67 ns /

27、fttPD2.1.2 對微波傳輸線：式 2-4C 1000 tPDpF / ft0Z0H / ftL0 2Z 0其中r 表示制板材料的相對絕緣系數(shù)。一般的制板材料是 epoxy-laminated fiberglass，它的r是 5。（國內(nèi)常用的材料是 FR4 r 4.3 4.5）例子：覆銅厚度 t：線路和板子的尺寸由一些規(guī)則規(guī)定。一般來說，賣主提供的板子都是 1 oz銅， 所以板子的金屬厚度大約是千分之一英寸（1mil）。布線線寬 w：線路寬度應(yīng)該在 8 至 15 mil 之間。比 8 mil 更細的信號線很難控制。比 15 mil 更粗的信號線的阻抗則過大。一般信號線的寬度因該是 10 m

28、il。板間距離 h：則由需要的板子厚度，層數(shù)決定。比如，30 mil 就足夠了。介電常數(shù)r ：則絕緣材料確定?；谶@些假設(shè)，可以計算一條典型信號線的參數(shù)：t1mil（覆銅厚度） h30 mil（厚度）r 5。w10 mil（線寬）根據(jù)式 2-4 可以計算出：5.89 0.0387Z 67.05ln00.8 0.001 0.015 1.41 1.017 0.457 5 0.67 1.75ns / fttPD1.75C 1000 26.1 pf / ft067.05Z0L 67.052 26.1 117 pH / ft02.2 計算分散的負載以上的計算都是的那種在電路的一端集中接入負載的信號線（圖

29、 20）。15圖 20 具有集中負載的傳輸線圖 21 具有分散負載的傳輸線如果負載分散在信號線上（圖 21），負載設(shè)備的電容也分布上，使得線電容加大。這樣的改變影響了 Z0 和 tPD。新的參數(shù)應(yīng)該等于基于新加入的電容 CL 計算出來的原值（法拉/每長度）。分散負載通常來自內(nèi)存插槽（emory bs）。這些設(shè)備的輸入電容范圍是 4到12。下面的例子使用 5。內(nèi)存設(shè)備的物理尺寸通常允許每英寸放置兩個。那么額外的分5布電容就是： CL 1201 ft0.5in 12in當負載分布時，阻抗明顯減小，信號也會慢很多，這時的阻抗和時延見式 2-667.05Z0 28.341 120/ ft26.1/ f

30、t1 120式 2-6/ ftt 1.75ns / ft 4.14ns / ftPD26.1/ ft2 .3 反射源產(chǎn)生的信號能量是由 Z0 歐姆決定的。即使線路本身好像是一個阻抗，但是它并不消耗16能量。信號能量必須由負載阻抗（ZL）消耗,如圖 20。如果希望得到從源到負載的最大傳輸能量，則希望源阻抗與負載阻抗相等。也就是說要傳輸給 ZL 全部信號，ZL 必須與 Z0 相等。如果它們不相等，則有一部分能量將損耗，另外還有一部分回成為反射返回源。源發(fā)生器將調(diào)整輸出，以便補償“新”負載。負載端的信號波形可以被認為是原來產(chǎn)生的信號和后來負載產(chǎn)生的反射信號之和。波形的形狀依賴于負載阻抗與傳輸線阻抗的

31、失調(diào)程度，以及信號傳輸時間（tR）與延遲時間的比率（t），tR /t。如果傳輸時間遠遠大于延遲時間，那么當反射到達源的時候，原來的信號僅僅被改變了一點點。源發(fā)生器能夠補償“新”負載并且傳輸正確的信號，僅僅有一點點。因此負載端信號僅僅有一點點過沖。如果線路的傳輸延遲很長，反射在信號改變了一個較大的百分數(shù)之后已經(jīng)回到了源，那么源發(fā)生器必須改變一個比較大的量去補償負載。負載又會反射新的一輪傳輸（the loadreflects the new transition）,導(dǎo)致了（圖 17）。過沖的量和信號線的長度成比例，除非信號線延遲時間等于傳輸時間。在這種情況下，過沖和原傳輸相等，有效地將傳輸擺幅（s

32、wing）增大一倍。會產(chǎn)生較大的反射的長信號線可以被認為是一條傳輸線。一條線到底是信號線還是傳輸線，由可的失真量決定。比較寬松的規(guī)定認為如果一條信號線的傳輸時間小于 4 倍的延遲時間的時候，一條信號線就可以被看作一條傳輸線（圖 22），也就是說tR / 4 。tR更保守的規(guī)定則需要小于 8 倍的傳輸時間的時候才將一條信號線認為是一條傳輸線。一般來說，傳輸時間與延遲時間的比值越大，信號就越干凈。tR這樣，就知道什么樣長度的微波傳輸帶（microstrip line）必須被認為是一條傳輸線。在現(xiàn)有的設(shè)備中， tR 范圍是從 5ns(特別是那些使極技術(shù)的（olar technology）)到 1ns

33、（比較新的雙極及 CMOS 設(shè)備）。它們的上升時間和相應(yīng)的信號線長度由下表 2 給出。圖 22 在傳輸線上，原始信號與反射信號之間的最小時延的結(jié)果17t tR4t R表 2 上升時間tR 與傳輸線長度的對應(yīng)關(guān)系對于傳輸時間小于 5ns 的老設(shè)備來說，小于 8.6 英寸的信號線不一定要被看作是傳輸線。對于比較新、比較快的設(shè)備來說，即使是 2 英寸的信號線也要被看作是傳輸線。實際上，高速設(shè)備上所有的信號線都應(yīng)該被看作是傳輸線。如果傳輸線上有分散的負載（如上文所提的例子），那么最小傳輸線的長度應(yīng)該被重新考慮。如表 3 所示，一條長度 4 英寸的信號線，如果tR 5nS，那么它是一條傳輸線。如果tR

34、1nS，那么小于 1 英寸的信號線應(yīng)該被認為是一條傳輸線。表三 對tR / 4 分散負載和集中負載時對應(yīng)的傳輸線長2 .4 反射定量化由于信號線的長度已經(jīng)足以使其被認為是一條傳輸線，反射信號的大小將依賴于 Z0 與ZL 的差。numerical indicatior 百分比，或者被返回的原信號，被稱為反射系數(shù)（KR）。等于：ZL Z0K式 2-7RZ ZL018tR線長（英寸）集中負載分散負載58.63.635.12.1723.41.411.70.75100 KR返回原信號的百分比為: Z01對于一個開路負載（open load）:KR Z0 Z01K對于一個短路負載（shorted load

35、）:R Z0對于開路或者短路負載來說，全部的信號都反射了，沒有衰減。 KR 在短路情況下是一個負值。這表示反射信號與原信號是反向的。在一塊印刷線路板上，估計出可遇見的不匹配是有可能的 Z0 的范圍一般是從 30 到150 。輸入阻抗的范圍從 10kW（對于雙極設(shè)備）到 100kW 以上（對 CMOS 設(shè)備）。輸出阻抗可以很小。一個 CMOS PAL 設(shè)備，比如 PALCE16V8，一般它的最低輸出阻抗在電壓0.2V，電流 24mA 時候得到，約為 8 ；它的最高輸出阻抗大約為 50 ，和期望的 Z0 差不多?？紤]一個比較早期的微波傳輸帶，負載為一個 CMOS 設(shè)備。下面在從高到低的傳輸過程中會

36、發(fā)生些什么。（whappens on the HIGH to LOW transition.）Zs VOL IOL0.2V 8.3設(shè)備的輸出阻抗（Zs）為:24mA可以從輸出電流/電壓曲線上得到更精確的數(shù)字：負載的輸入阻抗大于 100k 。這遠大于 Z0 （67 ），所以負載端的 KR 幾乎可以說等8.3 67于 1. 源的 KR 為： KR 8.3 67 0.78電源產(chǎn)生在 3.5V 到 0.2V 之間變化的信號。由于設(shè)備輸出阻抗和 Z0 造成分壓（voltage divider），所以產(chǎn)生出來的信號是： (0.2V 0.35V ) Zo (0.2V 0.35V ) 50 2.84VVZo

37、Zs50 8源最后產(chǎn)生的信號是：Vs 3.5V V 3.5V 2.84V 0.066V當信號傳輸?shù)截撦d，VL 比原來產(chǎn)生時候變化了2.84V，經(jīng)過反射，又變化了2.84V。19原來VL 等于 3.5V，現(xiàn)在則為2.19V 了。開始的時候，VS Vs0.66V。反射信號回到源。一部分反射經(jīng)過源 KR 。VS 等于源信號，反射信號和二次反射信號之和。二次反射等于：VR 0.78 2.84 2.21VVS 0.66V 2.84V 0.035V二次反射返回負載。當它到達時候: VL 2.19 2.21 2.21 2.24V信號就這樣循環(huán)往復(fù)，每次都變得更小。圖 23 表示了這種情況。左右的直線表示源和

38、負載端的電壓。帶箭頭的線表示信號傳輸和反射的量。圖 23 信號電壓在源和負載之間的反射時間區(qū)域上的同樣信息由圖 24 表示。圖的頂部表示源；圖的底部表示負載端信號。注意，經(jīng)過 5 個完全的循環(huán)，信號的強度才衰減到輸入極限以下。傳輸延遲從 2ns/ft 到 5ns/ft。20當tPD 3ns/ft 而且線長 6 英寸的時候，線的延遲就是 1.5ns。信號在從源傳輸后 13.5ns 內(nèi)都可以被認為是正確有效的。圖 24時域上反射信號的表示：a)在源端b)在負載端上例里講反量于多系來可都面子面的射對大數(shù)統(tǒng)說能太大了。必采某技來須用種術(shù)消除，至少 要減 小反射。由 于21VCCR1 R2 Z0RR Z

39、1 T0RR22Vcc ()R1 R2a) RT Z0b)RT Z0ZSRTVBLASCTDriveZ0c)d)e)a)并聯(lián)終端負載 b) 分壓負載 c) 活動負載 d) 串連電容 e) 串連負載ZL Z0 的時候反射就被消除，所以使得 ZL Z0 非常必要。要理解這些，必須要了解 PAL 設(shè)備的輸入輸出阻抗的特性。如前文提到的，輸入阻抗比較高，當 CMOS 在 10kW 范圍內(nèi)時，雙極（有比較小的阻抗。olar）就在 10kW 范圍內(nèi)。輸出設(shè)備則一般圖 25 終端匹配電阻的終接方式有兩種中斷方案：將 ZL 減小到 Z0 以消除反射；或者將 ZS 增大到 Z0 以消除二次反射。在負載端并聯(lián)一個

40、電阻可以減小 ZL 并聯(lián)終端；將源串聯(lián)一個電阻可以增大 ZS 串聯(lián)終端。并聯(lián)終端如圖 25a。由于大多數(shù)設(shè)備的輸入阻抗很高， RL 可以做的與 Z0 相等。這樣的設(shè)計方案有一個缺點：電流損耗（current drain）在高輸出（HIGH-output）狀態(tài)下很高。對一個 50 的終端，損耗可能會高達 48mA。大多數(shù)驅(qū)動器的額定電流是1 1.25nsf 254MHzIOH 3.2mA。很顯然，這已經(jīng)超出了設(shè)備可以承受并提供足夠的VOH 的水平。終端 Vcc 會有所幫助，因為一般來說， IOL 比 IOH 高一些。但是，大多數(shù)為板極應(yīng)用設(shè)計的 CMOS 設(shè)備（CMOS devidesigned

41、 for board-level applications）的驅(qū)動器額定電流 IOL為 24mA 或者更小。這仍然以提供足夠的電流來支持一條低阻抗傳輸線需要的VOL 。如圖 25b 使用 2 個電阻可以有效減小電流。這兩個電阻分壓，得到的 thevenin 電壓為： Vcc R2VTHR R12R1 R2得到的 thevenin 電阻為： RTHR R12盡管這是個不錯的解決方案，由于電阻放在 Vcc 和地線之間，所以電源供電電流比較高。另外一個降低負載電流的方案是將電阻放在VOH 與VOL 之間的正電壓之間（圖 25c）。從3v 到 5v 流經(jīng)一個 50w 的電阻的電流，會比流經(jīng)同一個電阻,

42、但是從 3v 流到地線的電流小得多。這樣不會給信號帶來任何問題，因為 DC 的參考電壓是 AC 地線。但是，找到一個可以22飛快從 sinking 電流切換到 sourcing 電流，切換速度快得可以來得及回應(yīng)傳輸（respond to thetransitions）的終端電壓源，是很的。另外一項技術(shù)是將原來的終端電阻替換成為一個電阻和電容的串聯(lián)RC（seriesRC）網(wǎng)絡(luò)（圖 25d）。電阻值與 Z0 相等。電容正常工作下可以是 100；精確的值并不重要。在這樣的頻率下，電容器是一個 AC 短路，但是它阻塞了 DC。于是驅(qū)動器（driver）看不到 RL的 DC 負載效果（loading e

43、ffect）。這個技術(shù)被稱為 AC 終端。在負載端使用終端的技術(shù)，目的是減小第一次反射。另外法是將一個電阻與源串聯(lián)，增加 Zs ，使其等于 Z0 （圖 25e）。加上 Zs 后，這個電阻使得源阻抗看起來和 Z0 一樣。這樣集中負載的終端效果最好，因為 Zs 和 Z0 分壓使得信號削弱（圖 26a,b）。因為ZS RL Z0 ，原來的傳輸信號被這個分壓器分成了兩半。半份信號沿傳輸線傳輸直到到達負載產(chǎn)生反射，而負載是沒有終端的。由于反射的影響，原來減為一半的信號增大了一倍，所以到達負載的信號又變回原值（圖 27a）。反射信號回到傳輸線，完成沿線路的傳輸過程（圖 27b）。23講過的沒有終端的微波傳

44、輸帶放入一個串聯(lián)的終端電阻為例。一個 59 的以上面電阻（68 9 ）與電源串聯(lián)。對一個從最低到最高的傳輸（transition），源信號是： (0.2V 3.5V ) Zo (0.2V 3.5V ) 67 1.65VVZS Zo 598 67 59VS 3.5V V 3.5V 1.65V 1.85VVS 3.5V V 3.5V 1.65V 1.85V如果負載是一個開電路，那么產(chǎn)生-1.65V 的反射。當反射回到源，由于 Zs 和 Z0 在加入RT 之后匹配了，VS 是 1.85V-1.65V=0.2V。當源信號到達的時候，負載的反射使得VL 等于 0.2V。VS 直到反射信號返回的時候才等于

45、 0.2V，在例子中，是在 3ns 之后（圖 27）。這種解決方案在負載分散路沿線的情況下有一定的風(fēng)險，因為所有不的終端的設(shè)備都會收到一些中間電壓的干擾，這些干擾直到反射返回源的時候才能清除。另外，這種技術(shù)會增大回路的延遲，因為在距離驅(qū)動器（driver）最近的設(shè)備確認輸入有效之前，所有的信號不能被確認為有效。而距離驅(qū)動器最近的設(shè)備只有在反射返回的時候才能確認輸入有效。這樣的時間延遲比前面提到的例子要長，因為分散的負載加入的電容減小了 Z0 ，增大了tPD 。盡管有這些缺點，串聯(lián)終端的技術(shù)仍然在 DRAM 驅(qū)動器中得到了成功的應(yīng)用，甚至在DRAM 是分散在信號線沿線的情況下也如此。信號傳輸時間

46、接近極限值，如果精心挑選 RT ，使得得到的 Zs 只比 Z0 略小，那么額外的延遲時間也會比減小。線上電壓 swing 變大，電壓水平接近 VOL，低于輸入極限值。如果線是由 20 的電阻做的終端，那么VS 變成：VS 3.5V (0.2V 3.5V ) Zo 3.5V (0.2V 3.5V ) 67 1.17VZS Zo 208 67 20因為終端不能夠完全匹配，所以會產(chǎn)生一些。但是，如果達不到造成干擾的程度，終端方法仍然可以成功運用。設(shè)計者必須作出折衷選擇。此外，高電容的 memory 線經(jīng)常 swout。通常，由于高輸出阻抗和低輸出阻抗有區(qū)別，精確的終端匹配是不可能的。TTL 兼容設(shè)備

47、的輸出阻抗在與低電平的情況下是不同的。比如，PALCE16V8 在低的情況下為8 ，而在高的時候為 50 。這樣，選擇合適的終端就變得復(fù)雜，因為沒有一個單值同時適合這兩種情況。必須選擇一個折衷值，使得在兩個傳輸方向都能得到可以接受的結(jié)果。242 .5 傳輸線布局法則可控阻抗信號線是板上信號傳輸最實際也最優(yōu)的媒質(zhì)，選擇合適的終端保證無噪聲的運行。但是，如果信號線布局不合理，仍然可能產(chǎn)生噪聲。下面的法則可以提高板子的性能。2 .5 .1 避免斷點斷點是信號線上阻抗突然改變的點；它們會造成反射。適用于線的終端的計算 KR 公式在這里也同樣適用。由于它們產(chǎn)生反射，所以需要避免斷點產(chǎn)生。斷點可能發(fā)生在板

48、子上線路的拐點處。路拐點處，交叉地帶增加，Z0 減小。如圖 28 那樣切開線路有可能彌補拐點的缺點。應(yīng)該選擇所得斜邊等于原來線路寬度的切線。這樣使得交叉區(qū)域的三角區(qū)最小，斷點也最小。用兩條 45 度角的拐點應(yīng)用了這個理論，是平滑拐點的一般辦法。光滑的圓弧是最理想的解決方案，但是用一般的工具很難實現(xiàn)。過孔（via）將信號輸送到板子的另一側(cè)（圖 29）。板間的垂直金屬部分難是不可控阻抗，這樣的部分越多，線上不可控阻抗的總量就越大。這會增大反射。還有，從水平方向變?yōu)榇怪狈较虻?90 度的拐點是一個斷點，會產(chǎn)生反射。如果這樣的過孔不能避免，那么盡量減少它的出現(xiàn)。注意，從一個外部層變?yōu)閷樱ɑ蛘叻粗?/p>

49、得阻抗改變因為設(shè)計已經(jīng)從帶狀線（stripline）變成了微帶線（micro-strip；或者反之）。盡管從理論上狀來補償使得阻抗保持不變，但是實際上很難實現(xiàn)。最好的辦法就是將而外部信號線留在外部。可以改變幾何形信號線留在，252 .5 .2 不要使用 st ub 和 Ts布置信號線的時候，使用抽頭（stub）或者錐形柄（Ts）連接設(shè)備很方便，如圖 30a。stub和 Ts 可能成為噪聲源。如果太長，它們就像帶主線（main line）的傳輸線，同樣受到反射的影響。信號線應(yīng)該避免使用長 stub 和 Ts。只要 stub 非常短，可以將一條單線，末端加上一個終端（termination）來使用

50、，盡管 Z0 必須被減小來解決分散的負載。如圖 30a 的例子，如果stub 太長，信號線應(yīng)該改變成為兩條信號線，如圖 30b。兩條都是傳輸線，都需要終端；但是，最好是將每個長 stub 單獨做終端。3 . 色度亮度干擾干擾（Crosstalk）是一種不希望產(chǎn)生的電路中的耦合信號。它可能是電容性的，也可能是電感性的，遵守下面的規(guī)則可以控制干擾。3 .1 電容性干擾26電容性干擾指的是信號線之間產(chǎn)生的電容性質(zhì)的信號耦合。如果兩條信號線靠得太近，就可能產(chǎn)生這樣的干擾。圖 31 的電路表示了兩條信號線，分別被稱為噪聲源和噪聲接受者。由于線間有電容，噪聲源的噪聲會耦合到噪聲接受者上。這一現(xiàn)象由噪聲接受

51、者被注入電流體現(xiàn)出來。在傳輸線中，電流在兩個方向都碰到 Z0 ，并向兩個方向，直到損耗在源或者負載為止。（？）因此而產(chǎn)生的電壓毛刺（voltagee）是由 Z0 決定的。當電流脈沖到達 Zs 和 ZL 的時候都會在阻抗上損耗，損耗的電壓與阻抗成比例。如果阻抗與源或者負載不匹配，反射就會產(chǎn)生。如果負載沒有終端，通過 ZL 的電壓毛刺可能非常嚴重。負載加終端可以有效減小下一個設(shè)備會接收到的電壓噪聲。電容性干擾也可以用分離電路的方法減小。信號線距離越遠，電容越小，干擾越小。由于板面空間會限制兩條信號線之間的距離不可能太遠。另一個解決方案是在兩條相鄰的信號線之間加入一條地線。如圖 32.這樣信號與地線

52、耦合，而不是與相鄰的那條信號線耦合。注意，地線必須接實地。如果它只接著電路終端（trace ends）的地線平面，電路會有相對較大的阻抗。一個良好的接地，地線應(yīng)該用通孔（tap）連接地平面，tap 間距為最高頻率信號成分波長的 1/4。27波長是信號一個周期的距離，或者是：11 vel Period 其中： t為傳輸線每長度延遲時間PDtfreqPD數(shù)字信號中，最感的是最高頻率的諧波（the highest significant frequencyharmonic oferest）通常被認為是1/ tR 。讓看一個例子，當tR 1.25nS （可能是11.25nS 255MHzfMAXPAL

53、16R8-4 設(shè)備）。最高頻率成分是：在第二節(jié)提到的例子中，分散負載的延遲是 4.14ns/ft。 等于周期除以tPD 得到：11 12in 11.4 in 4.14 nS255MHzftft / 4 11.4 2.81in43 .2 電感性干擾電感性干擾可以被看作是一個多余的變壓器（transformer）的初級線圈和次級線圈產(chǎn)生的耦合信號（圖 33）。變壓器的線圈是板子上（或者系統(tǒng)里的）電流回路。這線圈可能是由于不恰當?shù)脑O(shè)計人為造成的(圖 34a)，也可能是信號線與信號回路組合自然造成的。（圖 34b）。人為造成的線圈時常難以定位，但是可以被排除（圖 34c）。耦合給負載的多余的信號的大小

54、依賴于線圈的大概尺寸，也依賴于被影響負載的阻抗。線圈尺寸越大，越緊密，傳輸?shù)哪芰烤驮酱?。在次級線圈，負載端看到的信號隨著負載阻抗的增大而增大。283.2.1 線圈的尺寸和緊密程度線圈的電感系數(shù) L 隨著線圈的大小增大而增大。當兩個線圈互相作用，一個會產(chǎn)生初級電感（LP），另一個會產(chǎn)生次級電感（LS），如圖 33b。由于信號線并不是有意設(shè)計成為變壓器的，所以耦合很松散；但是仍然會對次級線圈產(chǎn)生干擾。如果兩條信號線的部分回路是一致的（coincide），產(chǎn)生的線圈可能造成自感變壓器（auto-transformer）如圖 35a, c。上面條信號有自己的回路可以使這種干擾消除。過的 VME-背板就

55、是這樣一個例子。保證每3 .2 .2 負載阻抗如果認為感性干擾是由形成線圈的環(huán)路產(chǎn)生的，解決的辦法是將環(huán)路打開。很不幸，這樣的環(huán)路很難定位。如果干擾是由于信號/信號回路線自然形成的，這樣的環(huán)路是不能打開的。但是，減小負載阻抗可以將干擾減小。圖 36 表示一個簡化的帶負載的次級“自然”環(huán)路設(shè)計方案。這里 Zs 是次級環(huán)路的固有阻抗。注意串聯(lián)電流 Is 。因為阻抗是串聯(lián)的， Is 在環(huán)路中處處相等。 Is 一定，電壓在最大的阻抗上降低得最多。在沒有終端的線上，通常就是線上最終那個阻抗。如：在接收設(shè)備的輸入端。在輸入端最不希望有大噪聲，輸入端期望最小的噪聲。如果最大的信號經(jīng)過最大的阻抗產(chǎn)生，通過在信

56、號線接收端終端（terminating）可以減小輸入端的產(chǎn)生的信號：將 Rin 減小到 RT 。RT 通常在 30 到 150 歐姆之間。Rin 被減小了起碼兩個數(shù)量級。Rin 上降低的電壓也相應(yīng)減小。降低的具體值很難預(yù)計，因為它還依賴于 Zs ，而 Zs 是很難預(yù)計的。但是 Rin 減小幾個數(shù)量級會有明顯效果的。3 .3 干擾解決方法總結(jié)下面的步驟總結(jié)了減小干擾的方法。1.電容性和電感性干擾都隨著負載阻抗的增大而增大。所以，所有可能產(chǎn)生干擾干擾的線都應(yīng)該為線阻抗（line impedance）做終端(terminated)。將信號線分離，可以減小兩條信號線產(chǎn)生的電容耦合能量的大小。2.3.電

57、容性耦合可以通過用地線 /4 英寸就與地平面連接。的方法減小。為了起到良好效果，地線應(yīng)該每隔4.對電感性干擾，盡量減小環(huán)路大小。盡可能消除環(huán)路。295.對電感性干擾，避免出現(xiàn)共用信號回路的情況。4電磁干擾（EMI）EMI 對于速度來說更加重要。高速設(shè)備對干擾更加敏感。它們會受到短時脈(glitch)的影響，而低速設(shè)備就會忽略這樣的影響。即使板子或者系統(tǒng)不是十分敏感，的 VDE 和 CCITT，都制定了一些板子可能會產(chǎn)生的高頻噪聲的限制。FCC，歐洲設(shè)計者可以通過，過濾，避免環(huán)路，在可能的時候降低設(shè)備速度等方法減小 EMI。雖然技術(shù)不在本文的范圍之內(nèi)，但是其他的方法后面都要。4 .1 環(huán)路（ l

58、 oops）電流回路是設(shè)計中無法避免得。它們就像天線(antennae)一樣。減小環(huán)路的 EMI 意味著減小環(huán)路的數(shù)量和環(huán)路的天線效力。不要環(huán)路；將自然環(huán)路做得越小越好。1.保證每條信號線的兩點之間只有一條路徑，這樣可以避免人為的環(huán)路。2.盡可能使用地平面。最小的自然電流環(huán)路會自動產(chǎn)生地平面。使用地平面的時候，必須保證信號回路沒有阻塞。如果必須使用電源總線，應(yīng)該將高速信號線放在電源總線垂直上方或者旁邊。4 .2 過濾（ f il ter ing ）過濾是電源線的標準。它也可以被應(yīng)用到信號線中，但是只是作為最后選擇段，如果信號源噪聲實在無法消除，才會使用這種方法。過濾有三種選擇：旁路電容，EMI 過濾器和磁鐵珠法。旁路電容在第