數(shù)字集成電路設(shè)計(jì)流程ppt課件

1、數(shù)字集成電路數(shù)字集成電路設(shè)計(jì)流程設(shè)計(jì)流程 什么是集成電路？什么是集成電路？( (相對(duì)分立器件組成的電相對(duì)分立器件組成的電路而言路而言) ) 把組成電路的元件、器件以及相互間的連把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)展封裝，電路上，把這個(gè)芯片放到管殼中進(jìn)展封裝，電路與外部的銜接靠引腳完成。與外部的銜接靠引腳完成。什么是集成電路設(shè)計(jì)？什么是集成電路設(shè)計(jì)？ 根據(jù)電路功能和性根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路方式、能的要求，在正確選擇系統(tǒng)配置、電路方式、器件構(gòu)造、工藝方案和設(shè)計(jì)規(guī)那么的情

2、況下，器件構(gòu)造、工藝方案和設(shè)計(jì)規(guī)那么的情況下，盡量減小芯片面積，降低設(shè)計(jì)本錢，縮短設(shè)盡量減小芯片面積，降低設(shè)計(jì)本錢，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。的集成電路。 集成電路的開(kāi)展除了物理原理外還得益于許多集成電路的開(kāi)展除了物理原理外還得益于許多新工藝的發(fā)明：新工藝的發(fā)明： 50 50年美國(guó)人奧爾和肖克萊發(fā)明的離子注入工藝；年美國(guó)人奧爾和肖克萊發(fā)明的離子注入工藝； 56 56年美國(guó)人富勒發(fā)明的分散工藝；年美國(guó)人富勒發(fā)明的分散工藝； 60 60年盧爾和克里斯坦森發(fā)明的外延生長(zhǎng)工藝；年盧爾和克里斯坦森發(fā)明的外延生長(zhǎng)工藝； 60 60年年ka

3、ngkang和和AtallaAtalla研制出第一個(gè)硅研制出第一個(gè)硅MOSMOS管；管； 70 70年斯皮勒和卡斯特蘭尼發(fā)明的光刻工藝等等，年斯皮勒和卡斯特蘭尼發(fā)明的光刻工藝等等，使晶體管從點(diǎn)接觸構(gòu)造向平面構(gòu)造過(guò)渡并給集成電使晶體管從點(diǎn)接觸構(gòu)造向平面構(gòu)造過(guò)渡并給集成電路工藝提供了根本的技術(shù)支持。因此，從路工藝提供了根本的技術(shù)支持。因此，從7070年代開(kāi)年代開(kāi)場(chǎng)，第一代集成電路才開(kāi)場(chǎng)開(kāi)展并迅速成熟。場(chǎng)，第一代集成電路才開(kāi)場(chǎng)開(kāi)展并迅速成熟。 以后以后4040多年來(lái)，多年來(lái)，ICIC閱歷了從閱歷了從SSI(Small Scale SSI(Small Scale ntegreted)-MSI-LSI-

4、VLSI-ULSIntegreted)-MSI-LSI-VLSI-ULSI的開(kāi)展歷程。如今的開(kāi)展歷程。如今的的ICIC工藝曾經(jīng)接近半導(dǎo)體器件的極限工藝。以工藝曾經(jīng)接近半導(dǎo)體器件的極限工藝。以CMOSCMOS數(shù)字?jǐn)?shù)字ICIC為例，在不同開(kāi)展階段的特征參數(shù)見(jiàn)表為例，在不同開(kāi)展階段的特征參數(shù)見(jiàn)表1 11 1。表1-1 集成電路不同開(kāi)展階段的特征參數(shù)主要特征主要特征主要特征SSISSIMSIMSILSILSIVLSIVLSIULSIULSIGSLGSL元件數(shù)元件數(shù)/ /片片102 109 109特征線寬特征線寬mm5-105-103-53-51-31-3 11201201001004040151510

5、-1510-15結(jié)深結(jié)深 mm1.2-20.5-1.2 0.2-0.5 0.1-0.2硅片直徑硅片直徑inchinch 2 22-32-3 4-5 4-56 68 81212BiCMOS混合IC厚膜混合IC薄膜混合IC按規(guī)模分類按規(guī)模分類 SSI/MSI/LSI/VLSI/ULSI/GSI SSI/MSI/LSI/VLSI/ULSI/GSI 組合邏輯電路組合邏輯電路 數(shù)字電路數(shù)字電路 時(shí)序邏輯電路時(shí)序邏輯電路 按功能分類按功能分類 模擬電路模擬電路 線性電路線性電路 非線性電路非線性電路 數(shù)?；旌想娐窋?shù)?；旌想娐芳呻娐返脑O(shè)計(jì)過(guò)程：集成電路的設(shè)計(jì)過(guò)程： 設(shè)計(jì)創(chuàng)意設(shè)計(jì)創(chuàng)意 + + 仿真驗(yàn)證仿真驗(yàn)

6、證功能要求功能要求行為設(shè)計(jì)行為設(shè)計(jì)VHDLSing off集成電路芯片設(shè)計(jì)過(guò)程框架集成電路芯片設(shè)計(jì)過(guò)程框架是是行為仿真行為仿真綜合、優(yōu)化綜合、優(yōu)化網(wǎng)表網(wǎng)表時(shí)序仿真時(shí)序仿真規(guī)劃布線規(guī)劃布線幅員幅員后仿真后仿真否否是是否否否否是是設(shè)計(jì)業(yè)設(shè)計(jì)業(yè) 設(shè)計(jì)的根本過(guò)程設(shè)計(jì)的根本過(guò)程 舉例舉例 功能設(shè)計(jì)功能設(shè)計(jì) 邏輯和電路設(shè)計(jì)邏輯和電路設(shè)計(jì) 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證 幅員設(shè)計(jì)幅員設(shè)計(jì)集成電路設(shè)計(jì)的最終輸出是掩膜幅員，經(jīng)過(guò)制版集成電路設(shè)計(jì)的最終輸出是掩膜幅員，經(jīng)過(guò)制版和工藝流片可以得到所需的集成電路。和工藝流片可以得到所需的集成電路。 設(shè)計(jì)與制備之間的接口：幅員設(shè)計(jì)與制備之間的接口：幅員集成電路設(shè)計(jì)與制造的主要流程框架

7、集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)設(shè)計(jì)芯片檢測(cè)芯片檢測(cè)單晶、外單晶、外延資料延資料掩膜版掩膜版芯片制造芯片制造過(guò)程過(guò)程封裝封裝測(cè)試測(cè)試系統(tǒng)需求系統(tǒng)需求 1原始手工設(shè)計(jì)： 設(shè)計(jì)過(guò)程全部由手工操作，從設(shè)計(jì)原理圖，硬件電路模擬，到每個(gè)元器件單元的集成電路幅員設(shè)計(jì)，規(guī)劃布線直到最后得到一套集成電路掩膜版，全部由人工完成。 設(shè)計(jì)流程為： 設(shè)計(jì)原理圖，硬件電路，電路模擬，元器件幅員設(shè)計(jì)，幅員規(guī)劃布線，分層剝離，刻紅膜，初縮精縮，分步反復(fù)制版，流片，廢品。 2 2計(jì)算機(jī)輔助設(shè)計(jì)：計(jì)算機(jī)輔助設(shè)計(jì)： 從從7070年代初開(kāi)場(chǎng)，起初僅僅可以用個(gè)人計(jì)算年代初開(kāi)場(chǎng)，起初僅僅可以用個(gè)人計(jì)算機(jī)輔助輸入原理圖，接著出現(xiàn)機(jī)輔

8、助輸入原理圖，接著出現(xiàn)SPICESPICE電路模擬軟電路模擬軟件，逐漸開(kāi)場(chǎng)件，逐漸開(kāi)場(chǎng)ICCADICCAD的開(kāi)展，后來(lái)越來(lái)越多的計(jì)的開(kāi)展，后來(lái)越來(lái)越多的計(jì)算機(jī)輔助設(shè)計(jì)軟件，越來(lái)越強(qiáng)的計(jì)算機(jī)輔助設(shè)計(jì)算機(jī)輔助設(shè)計(jì)軟件，越來(lái)越強(qiáng)的計(jì)算機(jī)輔助設(shè)計(jì)功能，不但提供了先進(jìn)的設(shè)計(jì)方法和手段，更推功能，不但提供了先進(jìn)的設(shè)計(jì)方法和手段，更推進(jìn)進(jìn)ICCADICCAD技術(shù)向自動(dòng)化設(shè)計(jì)開(kāi)展。初期的技術(shù)向自動(dòng)化設(shè)計(jì)開(kāi)展。初期的ICCADICCAD功功能較少，只能對(duì)某些功能進(jìn)展輔助設(shè)計(jì)，如今利能較少，只能對(duì)某些功能進(jìn)展輔助設(shè)計(jì)，如今利用計(jì)算機(jī)輔助設(shè)計(jì)可以實(shí)現(xiàn)的功能大致包括：電用計(jì)算機(jī)輔助設(shè)計(jì)可以實(shí)現(xiàn)的功能大致包括：電路或系

9、統(tǒng)設(shè)計(jì)，邏輯設(shè)計(jì)，邏輯、時(shí)序、電路模路或系統(tǒng)設(shè)計(jì)，邏輯設(shè)計(jì)，邏輯、時(shí)序、電路模擬，幅員設(shè)計(jì)，幅員編輯，反向提取，規(guī)那么檢擬，幅員設(shè)計(jì)，幅員編輯，反向提取，規(guī)那么檢查等等。查等等。 3 3用計(jì)算機(jī)輔助工程用計(jì)算機(jī)輔助工程CAECAE的電子設(shè)計(jì)自動(dòng)化的電子設(shè)計(jì)自動(dòng)化EDAEDA： CEA CEA配備了成套配備了成套ICIC設(shè)計(jì)軟件，為設(shè)計(jì)軟件，為ICIC設(shè)計(jì)提供了完設(shè)計(jì)提供了完備、一致、高效的任務(wù)平臺(tái)。使利用備、一致、高效的任務(wù)平臺(tái)。使利用EDAEDA設(shè)計(jì)設(shè)計(jì)LSILSI和和VLSIVLSI成為能夠。成為能夠。ICCADICCAD和和EDAEDA以及半導(dǎo)體集成電路技以及半導(dǎo)體集成電路技術(shù)的開(kāi)展使術(shù)

10、的開(kāi)展使ICIC設(shè)計(jì)發(fā)生兩個(gè)質(zhì)的飛躍：設(shè)計(jì)發(fā)生兩個(gè)質(zhì)的飛躍： 1 1幅員設(shè)計(jì)方面：除了傳統(tǒng)的人機(jī)交互式方法幅員設(shè)計(jì)方面：除了傳統(tǒng)的人機(jī)交互式方法對(duì)全定制幅員進(jìn)展編輯、繪圖外，定制，半定制設(shè)對(duì)全定制幅員進(jìn)展編輯、繪圖外，定制，半定制設(shè)計(jì)思想確實(shí)立使自動(dòng)半自動(dòng)規(guī)劃成為能夠。計(jì)思想確實(shí)立使自動(dòng)半自動(dòng)規(guī)劃成為能夠。 2 2邏輯設(shè)計(jì)方面：邏輯綜合軟件的開(kāi)發(fā)，使系邏輯設(shè)計(jì)方面：邏輯綜合軟件的開(kāi)發(fā)，使系統(tǒng)設(shè)計(jì)者只需用硬件描畫言語(yǔ)如統(tǒng)設(shè)計(jì)者只需用硬件描畫言語(yǔ)如VHDLVHDL言語(yǔ)給出言語(yǔ)給出系統(tǒng)行為級(jí)的功能描畫，就可以由計(jì)算機(jī)邏輯綜合系統(tǒng)行為級(jí)的功能描畫，就可以由計(jì)算機(jī)邏輯綜合軟件處置，得到邏輯電路圖或網(wǎng)表，

11、優(yōu)化了邏輯設(shè)軟件處置，得到邏輯電路圖或網(wǎng)表，優(yōu)化了邏輯設(shè)計(jì)結(jié)果。計(jì)結(jié)果。 EDA EDA設(shè)計(jì)流程：系統(tǒng)設(shè)計(jì)，功能模擬，邏輯綜合，設(shè)計(jì)流程：系統(tǒng)設(shè)計(jì)，功能模擬，邏輯綜合，時(shí)序模擬，幅員綜合，后模擬。時(shí)序模擬，幅員綜合，后模擬。 4 4電子系統(tǒng)設(shè)計(jì)自動(dòng)化電子系統(tǒng)設(shè)計(jì)自動(dòng)化ESDAESDA ESDA ESDA的目的是為設(shè)計(jì)人員提供進(jìn)展系統(tǒng)級(jí)設(shè)計(jì)的目的是為設(shè)計(jì)人員提供進(jìn)展系統(tǒng)級(jí)設(shè)計(jì)的分析手段，進(jìn)而完成系統(tǒng)級(jí)自動(dòng)化設(shè)計(jì)，最終實(shí)現(xiàn)的分析手段，進(jìn)而完成系統(tǒng)級(jí)自動(dòng)化設(shè)計(jì)，最終實(shí)現(xiàn)SOCSOC芯片系統(tǒng)。但芯片系統(tǒng)。但ESDAESDA仍處于開(kāi)展和完善階段，尚需仍處于開(kāi)展和完善階段，尚需處理建立系統(tǒng)級(jí)仿真庫(kù)和實(shí)現(xiàn)不

12、同仿真工具的協(xié)同模處理建立系統(tǒng)級(jí)仿真庫(kù)和實(shí)現(xiàn)不同仿真工具的協(xié)同模擬。擬。 利用利用ESDAESDA工具完勝利能分析后，再用行為級(jí)綜合工具完勝利能分析后，再用行為級(jí)綜合工具將其自動(dòng)轉(zhuǎn)化成可綜合的存放器級(jí)工具將其自動(dòng)轉(zhuǎn)化成可綜合的存放器級(jí)RTLRTL的的HDLHDL描畫，描畫，最后就可以由最后就可以由EDAEDA工具實(shí)現(xiàn)最終的芯片設(shè)計(jì)。工具實(shí)現(xiàn)最終的芯片設(shè)計(jì)。 ESDA ESDA的流程：系統(tǒng)設(shè)計(jì)，行為級(jí)模擬，功能模的流程：系統(tǒng)設(shè)計(jì)，行為級(jí)模擬，功能模擬，邏輯綜合，時(shí)序模擬，幅員綜合，后模擬。然后擬，邏輯綜合，時(shí)序模擬，幅員綜合，后模擬。然后由消費(fèi)廠家制版，流片，廢品。由消費(fèi)廠家制版，流片，廢品。

13、5 5可編程器件的可編程器件的ASICASIC設(shè)計(jì)設(shè)計(jì) 可編程可編程ASICASIC是公用集成電路開(kāi)展的另一個(gè)是公用集成電路開(kāi)展的另一個(gè)有特征的分支，它主要利用可編程的集成電路有特征的分支，它主要利用可編程的集成電路如如PROM,GAL,PLD,CPLD,FPGAPROM,GAL,PLD,CPLD,FPGA等可編程電路或邏等可編程電路或邏輯陣列編程，得到輯陣列編程，得到ASICASIC。其主要特點(diǎn)是直接提。其主要特點(diǎn)是直接提供軟件設(shè)計(jì)編程，完成供軟件設(shè)計(jì)編程，完成ASICASIC電路功能，不需求電路功能，不需求再經(jīng)過(guò)集成電路工藝線加工。再經(jīng)過(guò)集成電路工藝線加工。 可編程器件的可編程器件的ASI

14、CASIC設(shè)計(jì)種類較多，可以順設(shè)計(jì)種類較多，可以順應(yīng)不同的需求。其中的應(yīng)不同的需求。其中的PLDPLD和和FPGAFPGA是用得比較普是用得比較普遍得可編程器件。適宜于短開(kāi)發(fā)周期，有一定遍得可編程器件。適宜于短開(kāi)發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì)。尤其適宜復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì)。尤其適宜于從事電子系統(tǒng)設(shè)計(jì)的工程人員利用于從事電子系統(tǒng)設(shè)計(jì)的工程人員利用EDAEDA工具進(jìn)工具進(jìn)展展ASICASIC設(shè)計(jì)。設(shè)計(jì)。 1.4 ASIC設(shè)計(jì)方法： 集成電路制造在只需幾百微米厚的原形硅片上，每個(gè)硅片可以包容數(shù)百甚至成千上萬(wàn)個(gè)管芯。集成電路中的晶體管和連線視其復(fù)雜程度可以由許多層構(gòu)成，目前最復(fù)

15、雜的工藝大約由6層位于硅片內(nèi)部的分散層或離子注入層，以及6層位于硅片外表的連線層組成。 就設(shè)計(jì)方法而言，設(shè)計(jì)集成電路的方法可以分為全定制、半定制和可編程IC設(shè)計(jì)三種方式。 1.4.1全定制設(shè)計(jì)簡(jiǎn)述 全定制ASIC是利用集成電路的最根本設(shè)計(jì)方法不運(yùn)用現(xiàn)有庫(kù)單元，對(duì)集成電路中一切的元器件進(jìn)展精工巧作的設(shè)計(jì)方法。全定制設(shè)計(jì)可以實(shí)現(xiàn)最小面積，最正確布線規(guī)劃、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)?；旌想娐芬约皩?duì)速度、功耗、管芯面積、其它器件特性如線性度、對(duì)稱性、電流容量、耐壓等有特殊要求的場(chǎng)所；或者在沒(méi)有現(xiàn)成元件庫(kù)的場(chǎng)所。 特點(diǎn)：精工巧作，設(shè)計(jì)要求高、周期長(zhǎng)，設(shè)計(jì)本錢昂貴。 由

16、于單元庫(kù)和功能模塊電路越加成熟，全定制設(shè)計(jì)的方法漸漸被半定制方法所取代。在如今的IC設(shè)計(jì)中，整個(gè)電路均采用全定制設(shè)計(jì)的景象越來(lái)越少。 全定制設(shè)計(jì)要求：全定制設(shè)計(jì)要求： 全定制設(shè)計(jì)要思索工藝條件，根據(jù)電路的復(fù)雜全定制設(shè)計(jì)要思索工藝條件，根據(jù)電路的復(fù)雜和難度決議器件工藝類型、布線層數(shù)、資料參數(shù)、和難度決議器件工藝類型、布線層數(shù)、資料參數(shù)、工藝方法、極限參數(shù)、廢品率等要素。工藝方法、極限參數(shù)、廢品率等要素。 需求閱歷和技巧，掌握各種設(shè)計(jì)規(guī)那么和方需求閱歷和技巧，掌握各種設(shè)計(jì)規(guī)那么和方法法,普通由專業(yè)微電子普通由專業(yè)微電子IC設(shè)計(jì)人員完成；設(shè)計(jì)人員完成； 常規(guī)設(shè)計(jì)可以自創(chuàng)以往的設(shè)計(jì)，部分器件需常規(guī)設(shè)計(jì)

17、可以自創(chuàng)以往的設(shè)計(jì)，部分器件需求根據(jù)電特性單獨(dú)設(shè)計(jì)；求根據(jù)電特性單獨(dú)設(shè)計(jì)； 規(guī)劃、布線、排版組合等均需求反覆斟酌調(diào)規(guī)劃、布線、排版組合等均需求反覆斟酌調(diào)整，按最正確尺寸、最合理規(guī)劃、最短連線、最便整，按最正確尺寸、最合理規(guī)劃、最短連線、最便利引腳等設(shè)計(jì)原那么設(shè)計(jì)幅員。利引腳等設(shè)計(jì)原那么設(shè)計(jì)幅員。 幅員設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，幅員設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計(jì)幅員和工藝。根據(jù)工藝參數(shù)和工藝要求合理設(shè)計(jì)幅員和工藝。 1.4.2.半定制設(shè)計(jì)方法簡(jiǎn)述 半定制設(shè)計(jì)方法又分成基于規(guī)范單元的設(shè)計(jì)方法和基于門陣列的設(shè)計(jì)方法。 基于規(guī)范單元的設(shè)計(jì)方法是：將預(yù)先設(shè)計(jì)

18、好的稱為規(guī)范單元的邏輯單元，如與門，或門，多路開(kāi)關(guān)，觸發(fā)器等，按照某種特定的規(guī)那么陳列，與預(yù)先設(shè)計(jì)好的大型單元一同組成ASIC?；谝?guī)范單元的ASIC又稱為CBIC(Cell based IC)。 基于門陣列的設(shè)計(jì)方法是在預(yù)先制定的具有晶體管陣列的基片或母片上經(jīng)過(guò)掩膜互連的方法完成公用集成電路設(shè)計(jì)。 半定制主要適宜于開(kāi)發(fā)周期短，低開(kāi)發(fā)本錢、投資、風(fēng)險(xiǎn)小的小批量數(shù)字電路設(shè)計(jì)。 1.4.3 基于規(guī)范單元的設(shè)計(jì)方法基于規(guī)范單元的設(shè)計(jì)方法 該方法采用預(yù)先設(shè)計(jì)好的稱為規(guī)范單元的邏輯單該方法采用預(yù)先設(shè)計(jì)好的稱為規(guī)范單元的邏輯單元，如門電路、多路開(kāi)關(guān)、觸發(fā)器、時(shí)鐘發(fā)生器元，如門電路、多路開(kāi)關(guān)、觸發(fā)器、時(shí)鐘發(fā)

19、生器等，將它們按照某種特定的規(guī)那么陳列成陣列，等，將它們按照某種特定的規(guī)那么陳列成陣列，做成半導(dǎo)體門陣列母片或基片，然后根據(jù)電路功做成半導(dǎo)體門陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元銜接成所需能和要求用掩膜版將所需的邏輯單元銜接成所需的公用集成電路。的公用集成電路。 單元庫(kù)中一切的規(guī)范單元均采用定制方法預(yù)單元庫(kù)中一切的規(guī)范單元均采用定制方法預(yù)先設(shè)計(jì)，好像搭積木或砌墻一樣拼接起來(lái)，通常先設(shè)計(jì)，好像搭積木或砌墻一樣拼接起來(lái)，通常按照等高不等寬的原那么陳列，留出寬度可調(diào)的按照等高不等寬的原那么陳列，留出寬度可調(diào)的布線通道。布線通道。 CBIC的主要優(yōu)、缺陷： 用預(yù)先設(shè)計(jì)、預(yù)先測(cè)

20、試、預(yù)定特性的規(guī)范單元庫(kù)，省時(shí)、省錢、少風(fēng)險(xiǎn)地完成ASIC設(shè)計(jì)義務(wù)。 設(shè)計(jì)人員只需確定規(guī)范單元的規(guī)劃以及CBIC中的互連。 規(guī)范單元可以置放于芯片的任何位置。 一切掩膜層是定制的； 可內(nèi)嵌定制的功能單元； 制造周期較短，開(kāi)發(fā)本錢不是太高。 需求花錢購(gòu)買或本人設(shè)計(jì)規(guī)范單元庫(kù)； 要花較多的時(shí)間進(jìn)展掩膜層的互連設(shè)計(jì)。 具有一個(gè)規(guī)范單元區(qū)與4個(gè)固定功能塊的基于單元的ASIC表示圖見(jiàn)圖1.2。 CBIC的設(shè)計(jì)和幅員規(guī)那么：的設(shè)計(jì)和幅員規(guī)那么： 版心面積較小，無(wú)冗余元件，但建庫(kù)任務(wù)量版心面積較小，無(wú)冗余元件，但建庫(kù)任務(wù)量大，大， 一切掩膜層需定制，晶體管和互連由定制方一切掩膜層需定制，晶體管和互連由定制方

21、法銜接；可以內(nèi)嵌定制的功能塊；制造周期較短。法銜接；可以內(nèi)嵌定制的功能塊；制造周期較短。 規(guī)范單元的幅員構(gòu)造見(jiàn)圖規(guī)范單元的幅員構(gòu)造見(jiàn)圖1.3，兩層金屬的規(guī)劃，兩層金屬的規(guī)劃及布線見(jiàn)圖及布線見(jiàn)圖1.4。單元按等高不等寬的方式陳列成。單元按等高不等寬的方式陳列成行，行間留出布線通道，金屬行，行間留出布線通道，金屬1和金屬和金屬2采取相互采取相互垂直運(yùn)轉(zhuǎn)。上方和下方的最底層金屬分別為垂直運(yùn)轉(zhuǎn)。上方和下方的最底層金屬分別為VDD和和GAN(VSS)。在。在n阱區(qū)內(nèi)進(jìn)展阱區(qū)內(nèi)進(jìn)展P分散構(gòu)成分散構(gòu)成P溝溝MOS器件，在器件，在P阱區(qū)分散阱區(qū)分散N型型N構(gòu)成構(gòu)成MOS器件。器件。MOS器件的源漏之間采用金屬

22、柵或者多晶柵。源、器件的源漏之間采用金屬柵或者多晶柵。源、漏柵開(kāi)引線孔，經(jīng)金屬線互連構(gòu)成電路。各漏柵開(kāi)引線孔，經(jīng)金屬線互連構(gòu)成電路。各單元與其它單元之間經(jīng)過(guò)中心銜接點(diǎn)的引線孔銜單元與其它單元之間經(jīng)過(guò)中心銜接點(diǎn)的引線孔銜接。接。 在采用多層金屬的構(gòu)造中，金屬層之間的銜接在采用多層金屬的構(gòu)造中，金屬層之間的銜接也是經(jīng)過(guò)特定的過(guò)孔實(shí)現(xiàn)。也是經(jīng)過(guò)特定的過(guò)孔實(shí)現(xiàn)。 圖1.3 規(guī)范單元的幅員構(gòu)造1.4.4基于門陣列的ASIC門陣列是將晶體管作為最小單元反復(fù)陳列組成根本陣列，做成半導(dǎo)體門陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元銜接成所需的公用集成電路。用門陣列設(shè)計(jì)的ASIC中，只需上面

23、幾層用作晶體管互連的金屬層由設(shè)計(jì)人員用全定制掩膜方法確定，這類門陣列稱為掩膜式門陣列MGAmaskedgatearray。門陣列中的邏輯單元稱為宏單元，其中每個(gè)邏輯單元的根本單元幅員一樣，只需單元內(nèi)以及單元之間的互連是定制的。客戶設(shè)計(jì)人員可以從門陣列單元庫(kù)中選擇預(yù)先設(shè)計(jì)和預(yù)定特性邏輯單元或宏單元，進(jìn)展定制的互連設(shè)計(jì)。門陣列主要適宜于開(kāi)發(fā)周期短，低開(kāi)發(fā)本錢的小批量數(shù)字電路設(shè)計(jì)。 MGA門陣列可以分為：通道式門陣列根本單元行與行之間留有固定的布線通道，只需互連是定制的。無(wú)通道門陣列門海無(wú)預(yù)留的布線區(qū)，在門陣列掩膜層上面布線。構(gòu)造式門陣列結(jié)合CBIC和MGA的特點(diǎn)，除了根本單元陣列外，還有內(nèi)嵌的定制

24、功能模塊。芯片效率高，價(jià)錢較低，設(shè)計(jì)周期短。由于MGA的門陣根本單元是固定的，不便于實(shí)現(xiàn)存儲(chǔ)器之類的電路。在內(nèi)嵌式門陣列中，留出一些IC區(qū)域?qū)ｉT用于實(shí)現(xiàn)特殊功能。利用該內(nèi)嵌區(qū)域可以設(shè)計(jì)存儲(chǔ)器模塊或其它功能電路模塊。 1.4.5. 1.4.5.可編程可編程ASICASIC 可編程邏輯器件可編程邏輯器件PLDPLD，programable logic programable logic devicedevice是一類規(guī)范的通用是一類規(guī)范的通用ICIC，對(duì)這類器件編程也，對(duì)這類器件編程也可以實(shí)現(xiàn)可以實(shí)現(xiàn)ASICASIC功能。功能。 可編程邏輯器件的特點(diǎn)是：可編程邏輯器件的特點(diǎn)是： 無(wú)定制掩膜層或邏輯

25、單元無(wú)定制掩膜層或邏輯單元 設(shè)計(jì)周期短設(shè)計(jì)周期短 單獨(dú)的大塊可編程互連單獨(dú)的大塊可編程互連 由可編程陣列邏輯，觸發(fā)器或鎖存器組成由可編程陣列邏輯，觸發(fā)器或鎖存器組成邏輯宏單元矩陣。邏輯宏單元矩陣。 適宜于短開(kāi)發(fā)周期，有一定復(fù)雜性和電路規(guī)模適宜于短開(kāi)發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì)。尤其適宜于從事電子系統(tǒng)設(shè)計(jì)的的數(shù)字電路設(shè)計(jì)。尤其適宜于從事電子系統(tǒng)設(shè)計(jì)的工程人員利用工程人員利用EDAEDA工具進(jìn)展工具進(jìn)展ASICASIC設(shè)計(jì)。設(shè)計(jì)。 常用可編程器件類型：常用可編程器件類型： 各類可編程只讀存儲(chǔ)器各類可編程只讀存儲(chǔ)器PROMPROMprogramable programable rea

26、d-only memoryread-only memory； 通用陣列邏輯通用陣列邏輯GALGALgeneric array logicgeneric array logic 可編程邏輯陣列可編程邏輯陣列PLAPLAprogramable logic programable logic arrayarray, ,由固定由固定“或或陣列和可編程陣列和可編程“與與陣列陣列組成，熔絲型。組成，熔絲型。 可編程陣列邏輯可編程陣列邏輯PAL PAL programable programable array logicarray logic, ,由固定由固定“與與陣列和可編程陣列和可編程“或或陣列組成，

27、有熔絲型和可擦寫。陣列組成，有熔絲型和可擦寫。 可編程邏輯器件可編程邏輯器件PLDPLDprogramable logic programable logic devicedevice和復(fù)雜的可編程邏輯器件和復(fù)雜的可編程邏輯器件CPLDCPLD。適宜于。適宜于短開(kāi)發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電短開(kāi)發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì)。尤其適宜于從事電子系統(tǒng)設(shè)計(jì)的工程人路設(shè)計(jì)。尤其適宜于從事電子系統(tǒng)設(shè)計(jì)的工程人員利用員利用EDAEDA工具進(jìn)展工具進(jìn)展ASICASIC設(shè)計(jì)。設(shè)計(jì)。 1.4.6 現(xiàn)場(chǎng)可編程門陣列現(xiàn)場(chǎng)可編程門陣列FPGA FPGA比比PLD更大、更復(fù)雜，并具有現(xiàn)場(chǎng)可編程

28、更大、更復(fù)雜，并具有現(xiàn)場(chǎng)可編程特性。其根本特點(diǎn)：特性。其根本特點(diǎn)： 無(wú)定制掩膜層無(wú)定制掩膜層 根本邏輯單元和互連采用編程的方法實(shí)現(xiàn)根本邏輯單元和互連采用編程的方法實(shí)現(xiàn) 中心電路是規(guī)那么的可編程根本邏輯單元陣中心電路是規(guī)那么的可編程根本邏輯單元陣列，可以實(shí)現(xiàn)組合邏輯和時(shí)序邏輯列，可以實(shí)現(xiàn)組合邏輯和時(shí)序邏輯 根本邏輯單元被可編程互連矩陣包圍根本邏輯單元被可編程互連矩陣包圍 可編程可編程I/O單元圍繞著中心電路單元圍繞著中心電路 設(shè)計(jì)的設(shè)計(jì)的ASIC普通都有冗余問(wèn)題普通都有冗余問(wèn)題 設(shè)計(jì)周期很短設(shè)計(jì)周期很短 ，但單片電路價(jià)錢較高，但單片電路價(jià)錢較高 FPGA具有不同容量的系列產(chǎn)品，容量有萬(wàn)門具有不同

29、容量的系列產(chǎn)品，容量有萬(wàn)門級(jí)、十萬(wàn)門級(jí)、百萬(wàn)門級(jí)等多種。級(jí)、十萬(wàn)門級(jí)、百萬(wàn)門級(jí)等多種。FPGAFPGA的轉(zhuǎn)換的轉(zhuǎn)換 FPGA FPGA轉(zhuǎn)換到門陣列，降低價(jià)錢轉(zhuǎn)換到門陣列，降低價(jià)錢 網(wǎng)表轉(zhuǎn)換，用規(guī)劃布線后提出的網(wǎng)表及庫(kù)網(wǎng)表轉(zhuǎn)換，用規(guī)劃布線后提出的網(wǎng)表及庫(kù)單元映射單元映射 時(shí)序一致性時(shí)序一致性 門陣列芯片的可測(cè)性門陣列芯片的可測(cè)性FPGAFPGA母片經(jīng)過(guò)廠家母片經(jīng)過(guò)廠家嚴(yán)厲測(cè)試嚴(yán)厲測(cè)試 管腳的兼容性管腳的兼容性 多片多片F(xiàn)PGAFPGA向單片門陣列轉(zhuǎn)換向單片門陣列轉(zhuǎn)換兼容設(shè)計(jì)方法兼容設(shè)計(jì)方法不同的設(shè)計(jì)方法有各自的優(yōu)勢(shì)，假設(shè)把它們優(yōu)化不同的設(shè)計(jì)方法有各自的優(yōu)勢(shì)，假設(shè)把它們優(yōu)化組合起來(lái)，那么有望設(shè)計(jì)出

30、性能良好的電路。組合起來(lái)，那么有望設(shè)計(jì)出性能良好的電路。 以微處置器為例以微處置器為例數(shù)據(jù)邏輯：位片式或陣列構(gòu)造網(wǎng)絡(luò)，圖形反復(fù)多：數(shù)據(jù)邏輯：位片式或陣列構(gòu)造網(wǎng)絡(luò)，圖形反復(fù)多：BBLBBL方法，方法，ALUALU、移位器、存放器等作為單元進(jìn)展、移位器、存放器等作為單元進(jìn)展人工全定制設(shè)計(jì)人工全定制設(shè)計(jì) 隨機(jī)控制邏輯：差別較大，隨機(jī)控制邏輯：差別較大，SCSC或或PLAPLA方法實(shí)現(xiàn)方法實(shí)現(xiàn) 存儲(chǔ)器：存儲(chǔ)器：ROMROM或或RAMRAM實(shí)現(xiàn)實(shí)現(xiàn) 1.5 設(shè)計(jì)流程圖例設(shè)計(jì)流程圖例 ASIC設(shè)計(jì)流程是指從電路輸入到完成幅員設(shè)計(jì)直到完成設(shè)計(jì)流程是指從電路輸入到完成幅員設(shè)計(jì)直到完成后仿真的整個(gè)過(guò)程：后仿真的

31、整個(gè)過(guò)程： 1.設(shè)計(jì)輸入設(shè)計(jì)輸入 采用硬件描畫言語(yǔ)采用硬件描畫言語(yǔ)HDL或電路圖的輸入或電路圖的輸入方式輸入電路原理圖；方式輸入電路原理圖； 2. 邏輯綜合采用邏輯綜合采用HDL和邏輯綜合工具產(chǎn)生網(wǎng)表，闡明各和邏輯綜合工具產(chǎn)生網(wǎng)表，闡明各邏輯單元的銜接關(guān)系。邏輯單元的銜接關(guān)系。 3. 系統(tǒng)劃分將大系統(tǒng)劃分成假設(shè)干個(gè)系統(tǒng)劃分將大系統(tǒng)劃分成假設(shè)干個(gè)ASIC模塊。模塊。 4. 布圖前仿真檢查設(shè)計(jì)功能能否正確。布圖前仿真檢查設(shè)計(jì)功能能否正確。 5. 布圖規(guī)那么在芯片上陳列網(wǎng)表的模塊。布圖規(guī)那么在芯片上陳列網(wǎng)表的模塊。 6. 規(guī)劃決議模塊中單元的位置。規(guī)劃決議模塊中單元的位置。 7. 布線單元與模塊之間

32、連線。布線單元與模塊之間連線。 8. 提取確定互連的電阻和電容。提取確定互連的電阻和電容。 9. 布圖后仿真檢查加上互連線負(fù)載后的電路設(shè)計(jì)效果。布圖后仿真檢查加上互連線負(fù)載后的電路設(shè)計(jì)效果。1.6ASIC本錢評(píng)述IC設(shè)計(jì)需求根據(jù)電路功能和性能要求，選擇電路方式、器件構(gòu)造、工藝方案和設(shè)計(jì)規(guī)那么，盡量減小芯片面積、降低設(shè)計(jì)本錢、縮短設(shè)計(jì)周期，最終設(shè)計(jì)出正確、合理的掩膜幅員，經(jīng)過(guò)制版和工藝流片得到所需的集成電路。從經(jīng)濟(jì)學(xué)的角度看，ASIC的設(shè)計(jì)要求是在盡能夠短的設(shè)計(jì)周期內(nèi)，以最低的設(shè)計(jì)本錢獲得勝利的ASIC產(chǎn)品。但是，由于ASIC的設(shè)計(jì)方法不同，其設(shè)計(jì)本錢也不同。 全定制設(shè)計(jì)周期最長(zhǎng)，設(shè)計(jì)本錢貴，設(shè)

33、計(jì)費(fèi)用最高，適宜于批量很大或者對(duì)產(chǎn)品本錢不計(jì)較的場(chǎng)所。 半定制的設(shè)計(jì)本錢低于全定制，但高于可編程ASIC，適宜于有較大批量的ASIC設(shè)計(jì)。 用FPGA設(shè)計(jì)ASIC的設(shè)計(jì)本錢最低，但芯片價(jià)錢最高，適宜于小批量ASIC產(chǎn)品。 如今的大部分ASIC設(shè)計(jì)都是以半定制和FPGA方式完成的，所以我們僅就具有可比性的FPGA、MGA和CBIC的設(shè)計(jì)本錢進(jìn)展比較、分析。1.6.1ASIC工藝本錢比較半定制和FPGA可編程ASIC設(shè)計(jì)的元件本錢比較：CBIC元件本錢MGAFPGA按照普通的工藝規(guī)那么，實(shí)現(xiàn)一樣功能的FPGA的每門價(jià)錢普通是MGA和CBIC價(jià)錢的25倍。但是半定制ASIC必需以數(shù)量取勝，否者，其設(shè)

34、計(jì)本錢要遠(yuǎn)遠(yuǎn)大于FPGA的設(shè)計(jì)本錢。ASIC設(shè)計(jì)消費(fèi)不單單要思索元件本錢，ASIC元件的批量大小、消費(fèi)周期的長(zhǎng)短，產(chǎn)品利潤(rùn)、產(chǎn)品壽命等等要素，也是決議采取哪種設(shè)計(jì)方法、消費(fèi)工藝和本錢限制的重要要素。1.6.2產(chǎn)品本錢任何產(chǎn)品的總本錢可以分成固定本錢和可變本錢：總本錢產(chǎn)品固定本錢產(chǎn)品可變本錢售出量固定本錢與銷售量無(wú)關(guān)，但分?jǐn)偟矫總€(gè)售出產(chǎn)品的固定本錢隨銷售量的增長(zhǎng)而下降。CBIC需求進(jìn)展幅員設(shè)計(jì)和流片，其固定本錢較高，但普通批量較大，由于采取無(wú)冗余設(shè)計(jì)，芯片利用率高，攤到每個(gè)元件的本錢較低；MGA只需進(jìn)展掩膜互連設(shè)計(jì)和流片，有一定批量，但芯片利用率不高，存在一定的冗余，固定本錢居中，每個(gè)產(chǎn)品的本錢

35、也居中；FPGA不需掩膜工藝，固定本錢最低，但批量小，攤到每個(gè)元件的本錢最高。由于MGA和CBIC的固定本錢比較高，當(dāng)銷售量比較低時(shí)，MGA和CBIC的本錢比FPGA高；當(dāng)其數(shù)量添加到盈虧平衡點(diǎn)時(shí)，兩者的本錢相等。FPGA和MGA之間的盈虧平衡點(diǎn)的元件數(shù)量大約是2000個(gè)，F(xiàn)PGA和CBIC之間到達(dá)盈虧平衡點(diǎn)的元件數(shù)約是4000個(gè)，MGA和CBIC之間盈虧平衡點(diǎn)所需的時(shí)間約為20000個(gè)。FPGA、MGA、CBIC之間的盈虧平衡點(diǎn)以及元件本錢見(jiàn)圖1.11。1.6.3ASIC固定本錢ASIC固定本錢包括工程師培訓(xùn)費(fèi)和設(shè)計(jì)費(fèi)包括硬件、軟件、電路設(shè)計(jì)、可測(cè)性設(shè)計(jì)、掩膜、仿真、測(cè)試程序等。FPGA的固

36、定本錢最低：通常利用比較簡(jiǎn)單的EDA工具和FPGA系統(tǒng)仿真軟件等，就可以由設(shè)計(jì)人員在普通計(jì)算機(jī)任務(wù)機(jī)房完成最終ASIC產(chǎn)品。用MGA和CBIC方法實(shí)現(xiàn)的ASIC，除了需求一整套比較昂貴的EDA系統(tǒng)和仿真軟件外，設(shè)計(jì)人員還要完成較復(fù)雜的系統(tǒng)設(shè)計(jì)、仿真、測(cè)試等任務(wù)，還要支付一次性工程費(fèi)用NRE。需求支付掩膜本錢、芯片消費(fèi)、測(cè)試、封裝等費(fèi)用。其設(shè)計(jì)難度、周期、本錢均大于FPGA。 MGA和和CBIC方式方式 ASIC設(shè)計(jì)周期根本上可以設(shè)計(jì)周期根本上可以界定為從著手設(shè)計(jì)到完成界定為從著手設(shè)計(jì)到完成ASIC幅員設(shè)計(jì)和后模擬幅員設(shè)計(jì)和后模擬的過(guò)程。的過(guò)程。 而掩膜而掩膜ASIC產(chǎn)品周期還應(yīng)包括流片、測(cè)試、

37、封裝產(chǎn)品周期還應(yīng)包括流片、測(cè)試、封裝的過(guò)程。因此，除了設(shè)計(jì)周期較長(zhǎng)外，值得一提的過(guò)程。因此，除了設(shè)計(jì)周期較長(zhǎng)外，值得一提的是，的是，MGA和和CBIC的工藝還存在一次流片失敗的的工藝還存在一次流片失敗的風(fēng)險(xiǎn)。風(fēng)險(xiǎn)。 長(zhǎng)的消費(fèi)周期和流片風(fēng)險(xiǎn)對(duì)消費(fèi)商的利潤(rùn)有宏長(zhǎng)的消費(fèi)周期和流片風(fēng)險(xiǎn)對(duì)消費(fèi)商的利潤(rùn)有宏大影響。圖大影響。圖1.13給出利潤(rùn)的模型，闡明設(shè)計(jì)周期延給出利潤(rùn)的模型，闡明設(shè)計(jì)周期延伸對(duì)產(chǎn)品利潤(rùn)的影響。伸對(duì)產(chǎn)品利潤(rùn)的影響。 假設(shè)產(chǎn)品的總銷售額為假設(shè)產(chǎn)品的總銷售額為6000萬(wàn)美圓，假設(shè)發(fā)生萬(wàn)美圓，假設(shè)發(fā)生3個(gè)月延期，銷售總額會(huì)降至個(gè)月延期，銷售總額會(huì)降至2500萬(wàn)美圓，收入損萬(wàn)美圓，收入損失失35

38、00萬(wàn)美圓。萬(wàn)美圓。1.6.4ASIC可變本錢ASIC的可變本錢主要由流片時(shí)的工藝、資料費(fèi)用、合格率等要素決議。資料費(fèi)用與硅圓片直徑、本錢、芯片面積、集成度、廢品率等多種要素有關(guān)。實(shí)踐上，可變本錢回隨著時(shí)間和外界條件而變。按照摩爾的預(yù)測(cè)模型，芯片中晶體管數(shù)目每隔18隔月翻1倍。書中圖表1.14給出采用不同設(shè)計(jì)方法時(shí)，元件可變本錢的電子數(shù)據(jù)表參考值。 隨著圓片尺寸不斷增大，圓片加工本錢、設(shè)隨著圓片尺寸不斷增大，圓片加工本錢、設(shè)備本錢、維護(hù)運(yùn)轉(zhuǎn)本錢都會(huì)發(fā)生變化。最小線寬、備本錢、維護(hù)運(yùn)轉(zhuǎn)本錢都會(huì)發(fā)生變化。最小線寬、集成度、布線層數(shù)、工藝程度等的開(kāi)展，會(huì)對(duì)合集成度、布線層數(shù)、工藝程度等的開(kāi)展，會(huì)對(duì)合

39、格率、加工費(fèi)用等決議元件本錢的諸多要素產(chǎn)生格率、加工費(fèi)用等決議元件本錢的諸多要素產(chǎn)生影響。所以可變本錢會(huì)隨著時(shí)間、工藝、廢品率、影響。所以可變本錢會(huì)隨著時(shí)間、工藝、廢品率、經(jīng)濟(jì)情勢(shì)、經(jīng)濟(jì)情勢(shì)、ASIC尺寸和復(fù)雜程度而變。尺寸和復(fù)雜程度而變。 對(duì)于任何新的工藝技術(shù)，一年后每門的價(jià)錢對(duì)于任何新的工藝技術(shù)，一年后每門的價(jià)錢下降下降40，兩年后下降，兩年后下降30。 對(duì)于線寬，對(duì)于線寬，85年為年為2微米，微米，87年年1.5微米，微米，89年年為為1微米，微米，9193年為年為0.8-0.6微米，微米，9697年為年為0.5-0.35微米，微米，9800年為年為0.25-0.18微米，目前工微米，目

40、前工藝程度為藝程度為0.13微米。圖微米。圖1.15給出每門價(jià)錢以給出每門價(jià)錢以30左左右的程度下降的趨勢(shì)。右的程度下降的趨勢(shì)。1.7ASIC單元庫(kù)的來(lái)源對(duì)于可編程ASIC，F(xiàn)PGA公司以成套設(shè)計(jì)工具方式提供幾千美圓的一套的邏輯單元庫(kù)。對(duì)于MGA和CBIC，可以有3種選擇：ASIC供應(yīng)商提供單元庫(kù)；從第三方供應(yīng)商處購(gòu)買；本人建立本人的單元庫(kù)。無(wú)論采用哪種方式，ASIC單元庫(kù)的每個(gè)單元必需包括：物理幅員、行為級(jí)模型、Verilog/VHDL模型、詳細(xì)時(shí)序模型、測(cè)試戰(zhàn)略、電路原理圖、單元符號(hào)、連線負(fù)載模型、布線模型。對(duì)于MGA和CBIC單元庫(kù)，都需求完成單元設(shè)計(jì)和單元幅員。二、主要內(nèi)容描畫二、主要

41、內(nèi)容描畫2.1 IC2.1 IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描畫設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描畫2.2 2.2 設(shè)計(jì)流程設(shè)計(jì)流程2.1 2.1 設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描畫設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描畫 設(shè)計(jì)特點(diǎn)設(shè)計(jì)特點(diǎn)( (與分立電路相比與分立電路相比) ) 對(duì)設(shè)計(jì)正確性提出更為嚴(yán)厲的要求對(duì)設(shè)計(jì)正確性提出更為嚴(yán)厲的要求 測(cè)試問(wèn)題測(cè)試問(wèn)題 幅員設(shè)計(jì)：規(guī)劃布線幅員設(shè)計(jì)：規(guī)劃布線 分層分級(jí)設(shè)計(jì)分層分級(jí)設(shè)計(jì)(Hierarchical design)(Hierarchical design)和模塊化設(shè)和模塊化設(shè)計(jì)計(jì) 高度復(fù)雜電路系統(tǒng)的要求高度復(fù)雜電路系統(tǒng)的要求 什么是分層分級(jí)設(shè)計(jì)？什么是分層分級(jí)設(shè)計(jì)？ 將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問(wèn)

42、題分解將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問(wèn)題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解不斷繼續(xù)到使復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解不斷繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說(shuō)，能相最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說(shuō)，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。普通來(lái)說(shuō)，級(jí)別越高，籠統(tǒng)程度越高；級(jí)別系統(tǒng)。普通來(lái)說(shuō)，級(jí)別越高，籠統(tǒng)程度越高；級(jí)別越低，細(xì)節(jié)越詳細(xì)越低，細(xì)節(jié)越詳細(xì)從層次和域表示分層分級(jí)設(shè)計(jì)思想從層次和域表示分層分級(jí)設(shè)計(jì)思想 域：行為域：集成電路的

43、功能域：行為域：集成電路的功能 構(gòu)造域：集成電路的邏輯和電路組成構(gòu)造域：集成電路的邏輯和電路組成 物理域：集成電路掩膜版的幾何特性和物物理域：集成電路掩膜版的幾何特性和物 理特性的詳細(xì)實(shí)現(xiàn)理特性的詳細(xì)實(shí)現(xiàn)層次：系統(tǒng)級(jí)、算法級(jí)、存放器傳輸級(jí)層次：系統(tǒng)級(jí)、算法級(jí)、存放器傳輸級(jí)( (也稱也稱RTLRTL級(jí)級(jí)) )、 邏輯級(jí)與電路級(jí)邏輯級(jí)與電路級(jí)系統(tǒng)級(jí)系統(tǒng)級(jí)行為、性行為、性能描畫能描畫CPU 、存儲(chǔ)、存儲(chǔ)器、控制器器、控制器等等芯片、電路芯片、電路板、子系統(tǒng)板、子系統(tǒng)算法級(jí)算法級(jí)I/O 算法算法硬件模塊、硬件模塊、數(shù)據(jù)構(gòu)造數(shù)據(jù)構(gòu)造部件間的物部件間的物理銜接理銜接RTL 級(jí)級(jí)形狀表形狀表ALU 、存放、

44、存放器、器、MUX微存儲(chǔ)器微存儲(chǔ)器芯片、宏單芯片、宏單元元邏輯級(jí)邏輯級(jí)布爾方程布爾方程門、觸發(fā)器門、觸發(fā)器單元布圖單元布圖電路級(jí)電路級(jí)微分方程微分方程晶體管、電晶體管、電阻、電容阻、電容管子布圖管子布圖層次 行為域 構(gòu)造域 物理域 設(shè)計(jì)信息描畫設(shè)計(jì)信息描畫 分類分類內(nèi)容內(nèi)容言語(yǔ)描畫言語(yǔ)描畫(如如VHDL語(yǔ)語(yǔ)言、言、Verilog言語(yǔ)等言語(yǔ)等)功能描畫與邏輯描畫功能描畫與邏輯描畫功能設(shè)計(jì)功能設(shè)計(jì)功能圖功能圖邏輯設(shè)計(jì)邏輯設(shè)計(jì)邏輯圖邏輯圖電路設(shè)計(jì)電路設(shè)計(jì)電路圖電路圖設(shè)設(shè)計(jì)計(jì)圖圖幅員設(shè)計(jì)幅員設(shè)計(jì)符號(hào)式幅員符號(hào)式幅員, 幅員幅員舉例：x=ab+ab；CMOS與非門；CMOS反相器幅員什么是幅員？一組相互

45、套合的圖形，各層幅員相什么是幅員？一組相互套合的圖形，各層幅員相應(yīng)于不同的工藝步驟，每一層幅員用不同的圖案應(yīng)于不同的工藝步驟，每一層幅員用不同的圖案來(lái)表示。來(lái)表示。 幅員與所采用的制備工藝嚴(yán)密相關(guān)幅員與所采用的制備工藝嚴(yán)密相關(guān)2.2 2.2 設(shè)計(jì)流程設(shè)計(jì)流程 理想的設(shè)計(jì)流程理想的設(shè)計(jì)流程( (自頂向下：自頂向下：TOP-DOWNTOP-DOWN 系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，幅員系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，幅員設(shè)計(jì)設(shè)計(jì)硅編譯器硅編譯器silicon silicon compilercompiler( (算法級(jí)、算法級(jí)、RTLRTL級(jí)級(jí)向下向下門陣列、規(guī)范單門陣列、規(guī)范單元陣列等元陣列等邏輯和

46、電路描畫邏輯和電路描畫系統(tǒng)性能編譯器系統(tǒng)性能編譯器系統(tǒng)性能目的系統(tǒng)性能目的性能和功能描畫性能和功能描畫邏輯和電路編譯器邏輯和電路編譯器幾何幅員描畫幾何幅員描畫幅員編譯器幅員編譯器制版及流片制版及流片統(tǒng)統(tǒng)一一數(shù)數(shù)據(jù)據(jù)庫(kù)庫(kù)典型的實(shí)踐設(shè)計(jì)流程典型的實(shí)踐設(shè)計(jì)流程 需求較多的人工干涉需求較多的人工干涉 某些設(shè)計(jì)階段無(wú)自動(dòng)設(shè)計(jì)軟件，經(jīng)過(guò)模擬分析軟某些設(shè)計(jì)階段無(wú)自動(dòng)設(shè)計(jì)軟件，經(jīng)過(guò)模擬分析軟件來(lái)完成設(shè)計(jì)件來(lái)完成設(shè)計(jì) 各級(jí)設(shè)計(jì)需求驗(yàn)證各級(jí)設(shè)計(jì)需求驗(yàn)證典型的實(shí)踐設(shè)計(jì)流程典型的實(shí)踐設(shè)計(jì)流程 1 1、系統(tǒng)功能設(shè)計(jì)、系統(tǒng)功能設(shè)計(jì) 目的：實(shí)現(xiàn)系統(tǒng)功能，滿足根本性能要求目的：實(shí)現(xiàn)系統(tǒng)功能，滿足根本性能要求 過(guò)程：功能塊劃分

47、，過(guò)程：功能塊劃分，RTLRTL級(jí)描畫，行為仿真級(jí)描畫，行為仿真 功能塊劃分功能塊劃分 RTL RTL級(jí)描畫級(jí)描畫RTLRTL級(jí)級(jí)VHDLVHDL、Verilog)Verilog) RTL RTL級(jí)行為仿真：總體功能和時(shí)序能否正級(jí)行為仿真：總體功能和時(shí)序能否正確確 功能塊劃分原那么：功能塊劃分原那么： 既要使功能塊之間的連線盡能夠地少，接口既要使功能塊之間的連線盡能夠地少，接口明晰，又要求功能塊規(guī)模合理，便于各個(gè)功能明晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)。同時(shí)在功能塊最大規(guī)模的選塊各自獨(dú)立設(shè)計(jì)。同時(shí)在功能塊最大規(guī)模的選擇時(shí)要思索設(shè)計(jì)軟件可處置的設(shè)計(jì)級(jí)別擇時(shí)要思索設(shè)計(jì)軟件可處置的

48、設(shè)計(jì)級(jí)別 算法級(jí)：算法級(jí)： 包含算法級(jí)綜合：將算法級(jí)描畫轉(zhuǎn)換到包含算法級(jí)綜合：將算法級(jí)描畫轉(zhuǎn)換到 RTL RTL級(jí)描畫級(jí)描畫 綜綜 合：合： 經(jīng)過(guò)附加一定的約束條件從高一級(jí)設(shè)計(jì)經(jīng)過(guò)附加一定的約束條件從高一級(jí)設(shè)計(jì) 層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層次的過(guò)程層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層次的過(guò)程 邏輯級(jí)：邏輯級(jí)： 較小規(guī)模電路較小規(guī)模電路實(shí)踐設(shè)計(jì)流程實(shí)踐設(shè)計(jì)流程系統(tǒng)功能設(shè)計(jì)系統(tǒng)功能設(shè)計(jì) 輸出：言語(yǔ)或功能圖輸出：言語(yǔ)或功能圖 軟件支持：多目的多約束條件優(yōu)化問(wèn)題軟件支持：多目的多約束條件優(yōu)化問(wèn)題 無(wú)自動(dòng)設(shè)計(jì)軟件無(wú)自動(dòng)設(shè)計(jì)軟件 仿真軟件：仿真軟件：VHDLVHDL仿真器、仿真器、VerilogVerilog仿仿真器

49、真器實(shí)踐設(shè)計(jì)流程實(shí)踐設(shè)計(jì)流程2 2、邏輯和電路設(shè)計(jì)、邏輯和電路設(shè)計(jì)概念：確定滿足一定邏輯或電路功能的由邏輯或電路概念：確定滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路構(gòu)造單元組成的邏輯或電路構(gòu)造過(guò)程：過(guò)程：A.A.數(shù)字電路：數(shù)字電路：RTLRTL級(jí)描畫級(jí)描畫 邏輯綜合邏輯綜合(Synopsys,Ambit)(Synopsys,Ambit) 邏輯網(wǎng)表邏輯網(wǎng)表 邏輯模擬與驗(yàn)證，時(shí)序分析和邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化優(yōu)化 難以綜合的：人工設(shè)計(jì)后進(jìn)展原理圖輸入，再難以綜合的：人工設(shè)計(jì)后進(jìn)展原理圖輸入，再進(jìn)展邏輯模擬進(jìn)展邏輯模擬 電路實(shí)現(xiàn)包括滿足電路性能要求的電路電路實(shí)現(xiàn)包括滿足電路性能要

50、求的電路構(gòu)造和元件參數(shù)構(gòu)造和元件參數(shù)) )：調(diào)用單元庫(kù)完成；：調(diào)用單元庫(kù)完成； 沒(méi)有單元庫(kù)支持：對(duì)各單元進(jìn)展電路設(shè)計(jì)，沒(méi)有單元庫(kù)支持：對(duì)各單元進(jìn)展電路設(shè)計(jì)，經(jīng)過(guò)電路模擬與分析，預(yù)測(cè)電路的直流、交經(jīng)過(guò)電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修正器件參數(shù)，直到獲得稱心的結(jié)果。由此修正器件參數(shù)，直到獲得稱心的結(jié)果。由此可構(gòu)成用戶本人的單元庫(kù)可構(gòu)成用戶本人的單元庫(kù)單元庫(kù)：一組單元電路的集合單元庫(kù)：一組單元電路的集合 經(jīng)過(guò)優(yōu)化設(shè)計(jì)、并經(jīng)過(guò)設(shè)計(jì)規(guī)那么檢查和經(jīng)過(guò)優(yōu)化設(shè)計(jì)、并經(jīng)過(guò)設(shè)計(jì)規(guī)那么檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電反復(fù)工藝

51、驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適宜于工藝制備，可到達(dá)路功能以及性能，適宜于工藝制備，可到達(dá)最大的廢品率。最大的廢品率。 元件元件 門門 元胞元胞 宏單元宏單元( (功能塊功能塊) ) 基于單元庫(kù)的描畫：層次描畫基于單元庫(kù)的描畫：層次描畫 單元庫(kù)可由廠家提供，可由用戶自行建立單元庫(kù)可由廠家提供，可由用戶自行建立 B. B. 模擬電路：尚無(wú)良好的綜合軟件模擬電路：尚無(wú)良好的綜合軟件 RTL RTL級(jí)仿真經(jīng)過(guò)后，根據(jù)設(shè)計(jì)閱歷進(jìn)展電路級(jí)仿真經(jīng)過(guò)后，根據(jù)設(shè)計(jì)閱歷進(jìn)展電路設(shè)計(jì)設(shè)計(jì) 原理圖輸入原理圖輸入 電路模擬與驗(yàn)證電路模擬與驗(yàn)證 模擬單元庫(kù)模擬單元庫(kù)邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表元件及其銜接

52、邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表元件及其銜接關(guān)系或邏輯圖、電路圖關(guān)系或邏輯圖、電路圖 軟件支持：邏輯綜合、邏輯模擬、電路模擬、軟件支持：邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件時(shí)序分析等軟件 (EDA (EDA軟件系統(tǒng)中已集成軟件系統(tǒng)中已集成) ) 實(shí)踐設(shè)計(jì)流程實(shí)踐設(shè)計(jì)流程3. 3. 幅員設(shè)計(jì)幅員設(shè)計(jì)概念：根據(jù)邏輯與電路功能和性能要求以概念：根據(jù)邏輯與電路功能和性能要求以及工藝程度要求來(lái)設(shè)計(jì)光刻用的掩膜幅員，及工藝程度要求來(lái)設(shè)計(jì)光刻用的掩膜幅員，ICIC設(shè)計(jì)的最終輸出。設(shè)計(jì)的最終輸出。什么是幅員？一組相互套合的圖形，各層什么是幅員？一組相互套合的圖形，各層幅員相應(yīng)于不同的工藝步驟，每一層幅員幅員

53、相應(yīng)于不同的工藝步驟，每一層幅員用不同的圖案來(lái)表示。幅員與所采用的制用不同的圖案來(lái)表示。幅員與所采用的制備工藝嚴(yán)密相關(guān)備工藝嚴(yán)密相關(guān)幅員設(shè)計(jì)過(guò)程：由底向上過(guò)程幅員設(shè)計(jì)過(guò)程：由底向上過(guò)程 主要是規(guī)劃布線過(guò)程主要是規(guī)劃布線過(guò)程 規(guī)劃：將模塊安頓在芯片的適當(dāng)位置，規(guī)劃：將模塊安頓在芯片的適當(dāng)位置，滿足一定目的函數(shù)。對(duì)級(jí)別最低的功能塊，滿足一定目的函數(shù)。對(duì)級(jí)別最低的功能塊，是指根據(jù)銜接關(guān)系，確定各單元的位置，是指根據(jù)銜接關(guān)系，確定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功能塊的級(jí)別高一些的，是分配較低級(jí)別功能塊的位置，使芯片面積盡量小。位置，使芯片面積盡量小。 布線：根據(jù)電路的銜接關(guān)系銜接表布線：根

54、據(jù)電路的銜接關(guān)系銜接表在指定區(qū)域面積、外形、層次百分之在指定區(qū)域面積、外形、層次百分之百完成連線。布線均勻，優(yōu)化連線長(zhǎng)度、百完成連線。布線均勻，優(yōu)化連線長(zhǎng)度、保證布通率。保證布通率。幅員設(shè)計(jì)過(guò)程幅員設(shè)計(jì)過(guò)程大多數(shù)基于單元庫(kù)實(shí)現(xiàn)大多數(shù)基于單元庫(kù)實(shí)現(xiàn)1 1軟件自動(dòng)轉(zhuǎn)換到幅員，可人工調(diào)整規(guī)那么軟件自動(dòng)轉(zhuǎn)換到幅員，可人工調(diào)整規(guī)那么芯片芯片2 2布圖規(guī)劃布圖規(guī)劃floor planning)floor planning)工具工具 規(guī)劃布線工具規(guī)劃布線工具place&routeplace&route 布圖規(guī)劃：在一定約束條件下對(duì)設(shè)計(jì)進(jìn)展物理布圖規(guī)劃：在一定約束條件下對(duì)設(shè)計(jì)進(jìn)展物理劃分，并初

55、步確定芯片面積和外形、單元區(qū)位置、劃分，并初步確定芯片面積和外形、單元區(qū)位置、功能塊的面積外形和相對(duì)位置、功能塊的面積外形和相對(duì)位置、I/OI/O位置，產(chǎn)生布位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布3 3全人工幅員設(shè)計(jì)：人工布圖規(guī)劃，提取單元，全人工幅員設(shè)計(jì)：人工布圖規(guī)劃，提取單元，人工規(guī)劃布線由底向上：小功能塊到大功能塊人工規(guī)劃布線由底向上：小功能塊到大功能塊單元庫(kù)中根本單元單元庫(kù)中根本單元較小的功能塊較小的功能塊總體幅員總體幅員幅員檢查與驗(yàn)證幅員檢查與驗(yàn)證規(guī)劃布線規(guī)劃布線規(guī)劃布線規(guī)劃布線較大的功能塊較大的功能塊規(guī)劃布線規(guī)劃布線布圖

56、規(guī)劃布圖規(guī)劃人工幅員設(shè)計(jì)典型過(guò)程人工幅員設(shè)計(jì)典型過(guò)程 幅員驗(yàn)證與檢查幅員驗(yàn)證與檢查 DRC DRC：幾何設(shè)計(jì)規(guī)那么檢查：幾何設(shè)計(jì)規(guī)那么檢查 ERC ERC：電學(xué)規(guī)那么檢查：電學(xué)規(guī)那么檢查 LVS LVS：網(wǎng)表一致性檢查：網(wǎng)表一致性檢查 POSTSIM POSTSIM：后仿真提取實(shí)踐幅員參數(shù)、電阻、：后仿真提取實(shí)踐幅員參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)展開(kāi)關(guān)級(jí)電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)展開(kāi)關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等的正確性和時(shí)序性能等) )，產(chǎn)生測(cè)試向量，產(chǎn)生測(cè)試向量 軟件支持：成熟的軟件支持：

57、成熟的CADCAD工具用于幅員編輯、人工具用于幅員編輯、人機(jī)交互式規(guī)劃布線、自動(dòng)規(guī)劃布線以及幅員檢查機(jī)交互式規(guī)劃布線、自動(dòng)規(guī)劃布線以及幅員檢查和驗(yàn)證和驗(yàn)證 設(shè)計(jì)規(guī)那么設(shè)計(jì)規(guī)那么 IC IC設(shè)計(jì)與工藝制備之間的接口設(shè)計(jì)與工藝制備之間的接口 制定目的：使芯片尺寸在盡能夠小的前提下，防止制定目的：使芯片尺寸在盡能夠小的前提下，防止線條寬度的偏向和不同層版套準(zhǔn)偏向能夠帶來(lái)的問(wèn)線條寬度的偏向和不同層版套準(zhǔn)偏向能夠帶來(lái)的問(wèn)題，盡能夠地提高電路制備的廢品率題，盡能夠地提高電路制備的廢品率 什么是設(shè)計(jì)規(guī)那么？思索器件在正常任務(wù)的條件下，什么是設(shè)計(jì)規(guī)那么？思索器件在正常任務(wù)的條件下，根據(jù)實(shí)踐工藝程度根據(jù)實(shí)踐工藝

58、程度( (包括光刻特性、刻蝕才干、對(duì)包括光刻特性、刻蝕才干、對(duì)準(zhǔn)容差等準(zhǔn)容差等) )和廢品率要求，給出的一組同一工藝層和廢品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)那么，分別給間距、覆蓋、露頭、凹口、面積等規(guī)那么，分別給出它們的最小值，以防止掩膜圖形的斷裂、銜接和出它們的最小值，以防止掩膜圖形的斷裂、銜接和一些不良物理效應(yīng)的出現(xiàn)。一些不良物理效應(yīng)的出現(xiàn)。 設(shè)計(jì)規(guī)那么的表示方法設(shè)計(jì)規(guī)那么的表示方法 以以為單位：把大多數(shù)尺寸覆蓋，出頭等等為單位：把大多數(shù)尺寸覆蓋，出頭等等商定為商定為的倍

59、數(shù)。的倍數(shù)。與工藝線所具有的工藝分辨率與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏向，普通等于柵長(zhǎng)度的一半。間的最大套準(zhǔn)偏向，普通等于柵長(zhǎng)度的一半。 優(yōu)點(diǎn)：幅員設(shè)計(jì)獨(dú)立于工藝和實(shí)踐尺寸優(yōu)點(diǎn)：幅員設(shè)計(jì)獨(dú)立于工藝和實(shí)踐尺寸 舉例：舉例： 以微米為單位：每個(gè)尺寸之間沒(méi)有必然的比例關(guān)以微米為單位：每個(gè)尺寸之間沒(méi)有必然的比例關(guān)系，提高每一尺寸的合理度；簡(jiǎn)化度不高系，提高每一尺寸的合理度；簡(jiǎn)化度不高 舉例：舉例： 總體要求總體要求系統(tǒng)功能設(shè)計(jì)系統(tǒng)功能設(shè)計(jì)存放器傳輸級(jí)存放器傳輸級(jí)描畫描畫存放器傳輸級(jí)存放器傳輸級(jí)模擬與驗(yàn)證模擬

60、與驗(yàn)證子系統(tǒng)子系統(tǒng)/功能塊功能塊綜綜 合合門級(jí)邏輯門級(jí)邏輯網(wǎng)表網(wǎng)表邏輯模擬邏輯模擬與驗(yàn)證與驗(yàn)證電路模擬電路模擬與驗(yàn)證與驗(yàn)證幅員生成幅員生成邏輯圖邏輯圖電路圖電路圖最終幅員數(shù)據(jù)最終幅員數(shù)據(jù)與測(cè)試向量與測(cè)試向量制版制版與工藝流片與工藝流片計(jì)算機(jī)輔助計(jì)算機(jī)輔助測(cè)試測(cè)試(ICCAT)消費(fèi)定型消費(fèi)定型工藝模擬工藝模擬幅員幾何設(shè)計(jì)規(guī)那么和幅員幾何設(shè)計(jì)規(guī)那么和電學(xué)規(guī)那么檢查電學(xué)規(guī)那么檢查網(wǎng)表一致性檢網(wǎng)表一致性檢查和后仿真查和后仿真 IC IC設(shè)計(jì)流程視詳細(xì)系統(tǒng)而定設(shè)計(jì)流程視詳細(xì)系統(tǒng)而定 隨著隨著 IC CAD IC CAD系統(tǒng)的開(kāi)展，系統(tǒng)的開(kāi)展，ICIC設(shè)計(jì)更偏重系統(tǒng)設(shè)計(jì)設(shè)計(jì)更偏重系統(tǒng)設(shè)計(jì) 正向設(shè)計(jì)，逆向設(shè)計(jì)正向設(shè)計(jì)，逆向