C64xDSP高速緩存一致性分析與維護(hù)(精)

1、C64x+ DSP 高速緩存一致性分析與維護(hù)摘要：實(shí)現(xiàn)了一種全集成可變帶寬中頻寬帶低通濾波器，討論分析了跨導(dǎo)放大器-電容（OTAC）連續(xù)時間型濾波器的結(jié)構(gòu)、設(shè)計(jì)和具體實(shí)現(xiàn)，使用外部可編程 電路對所設(shè)計(jì)濾波器帶寬進(jìn)行控制，并利用 ADS 軟件進(jìn)行電路設(shè)計(jì)和仿真驗(yàn) 證。仿真結(jié)果表明，該濾波器帶寬的可調(diào)范圍為 126 MHz 阻帶抑制率大于35 dB，帶內(nèi)波紋小于 0. 5 dB，采用 1. 8 V 電源，TSMC 0 18 卩 m CMO 工藝 庫仿真，功耗小于 21 mV，頻響曲線接近理想狀態(tài)。關(guān)鍵詞： Butte高速緩存（CACHE 作為內(nèi)核和低速存儲器之間的橋梁，基于代碼和數(shù)據(jù)的時間和 空間

2、相關(guān)性，以塊為單位由硬件控制器自動加載內(nèi)核所需要的代碼和數(shù)據(jù)。如 果所有程序和數(shù)據(jù)的存取都由內(nèi)核完成，基于 CAC H 的運(yùn)行機(jī)制，內(nèi)核始終能 夠得到存儲器中最新的數(shù)據(jù)。但是當(dāng)有其它可以更改存儲器內(nèi)容的部件存在時，例如不需要內(nèi)核干預(yù)的直接數(shù)據(jù)存?。―MA 引擎，就可能出現(xiàn)由于 CACHE 的存在而導(dǎo)致內(nèi)核或者 DMA 不能夠得到最新數(shù)據(jù)的現(xiàn)象，也就是 CACHE-致性 的問題。C64x+ 存儲器架構(gòu) 德州儀器 （TI） 公司對高性能 C64x 核進(jìn)行了改進(jìn)，使其性能大副提升，稱之為 C64X+DSP 核。C64x+系統(tǒng)的存儲器框圖如圖 1 所示。存儲器被分成了三級：第 一級是 L1，包含數(shù)據(jù)存

3、儲器（L1D）和代碼存儲器（L1P）;第二級是代碼和數(shù)據(jù) 共用存儲器（L2）;第三級是外部存儲器，主要是 DDR2 存儲器。L1P、L1D和 L2 的 CACH 功能分別由相應(yīng)的 L1P 控制器、L1D 控制器和 L2 控制器完成。表 1 總結(jié)了 C64x +平臺上可用的 CACH 情況。圖 1 C64x+存儲器框圖表 1 C64x+ CACHE 特性C64x+平臺上 L1P 用來存儲或者緩存代碼；L1D 用來存儲或者緩存數(shù)據(jù)。L1P 和L1D 大小都是 32K 字節(jié)，可以分別配置 OK、4KB 8KB 16KB 或者 32KB 作為CACHE 其余作為代碼或者數(shù)據(jù) RAM 作為 CACH 的

4、部分，用來緩存 L2 和 DDR2 的數(shù)據(jù)或代碼。作為 RAM 的部分，可以存儲關(guān)鍵的代碼或者數(shù)據(jù)使得內(nèi)核能夠 以很高的速度訪問。 C64x+平臺上L2存儲器可用于存儲代碼和數(shù)據(jù)。 L2上最大 可以分配256K字節(jié) CACHED緩存 DDR沖的數(shù)據(jù)或代碼。 L2 中其余部分作為 RAM 存儲代碼和數(shù)據(jù)。圖 2 內(nèi)核訪問存儲器流程高速緩存一致性問題分析在任何時刻，內(nèi)核或者其它主機(jī)訪問存儲器中數(shù)據(jù)時，由于CAC H 的存在造成不能夠得到最近更新過的數(shù)據(jù)，就會出現(xiàn) CACH 一致性問題。CAC H 的一致性 問題分為兩個大類：內(nèi)核讀一致性問題和內(nèi)核寫一致性問題。在下面兩個小節(jié) 中，分別描述了這兩種情

5、況的模型： 內(nèi)核讀一致性模型圖 3 給出了內(nèi)核讀一致性的模型。在這個模型中，CACH 一致性問題的存在取決于圖中虛線箭頭指示的第二步操作能否在內(nèi)核從CACH 中重新讀數(shù)據(jù)之前完成。如果不能，則會造成內(nèi)核讀取的數(shù)據(jù)不是其它主機(jī)更新后的數(shù)據(jù)，而是原 來CACHE 中的內(nèi)容，從而導(dǎo)致一致性的問題。圖 3 內(nèi)核讀一致性模型L1P CACH 對 L2 內(nèi)存或者 DDR2 外存中的代碼進(jìn)行緩存。當(dāng)內(nèi)核第一次對 L2 或 者DDR 沖的代碼進(jìn)行讀操作的時候，由于代碼不在 L1P CACHE 中, CAHC 硬件 會將L2 或者 DDR 沖的代碼讀到 L1P CACHE 中。內(nèi)核可以得到最新的代碼，不 存在一

6、致性的問題。此后，如果其它主機(jī)更新 L2 或者 DDR 沖的代碼，然后內(nèi) 核再次讀取此部分代碼時，會發(fā)現(xiàn)相應(yīng)的代碼已經(jīng)存在L1P CACHE 中，此時內(nèi)核會直接從 L1P CACHE 中讀取代碼。由于內(nèi)核不能得到最新的代碼，就出現(xiàn)了 內(nèi)核讀一致性的問題。L1D 內(nèi)核讀一致性問題的原理和 L1P 相同，只是 L1D 緩 存的是 L2或者 DDR 沖的數(shù)據(jù)。內(nèi)核寫一致性模型圖 4 給出了內(nèi)核寫一致性的模型。在這個模型中，CACH 一致性問題的存在取決于圖中虛線箭頭指示的第二步操作能否在其它主機(jī)從存儲器中讀數(shù)據(jù)之前完 成。如果不能，會造成其它主機(jī)從存儲器中讀到的數(shù)據(jù)是原來的數(shù)據(jù)而不是內(nèi)核更新過的數(shù)據(jù)

7、，從而導(dǎo)致一致性的問題。圖 4 內(nèi)核寫一致性模型當(dāng)內(nèi)核對 L2 或者 DDR 沖的代碼/數(shù)據(jù)進(jìn)行寫操作的時候，如果代碼/數(shù)據(jù)已經(jīng) 在 L1CACHED，新的代碼/數(shù)據(jù)會被更新到 L1 CACHED。當(dāng)其它主機(jī)從 L2 或 者 DDR 沖讀代碼/數(shù)據(jù)的時候，會直接從 L2 或者 DDR 沖讀取相應(yīng)的內(nèi)容，女口 果 L1 CACHED新的代碼/數(shù)據(jù)未被更新到 L2 或者 DDR 沖，貝 U 其它主機(jī)讀取的 不是更新后的內(nèi)容，就會出現(xiàn)內(nèi)核寫一致性的問題。C64X+ 致性分析C64x+上的 CACH 一致性問題，需要根據(jù)放置代碼/數(shù)據(jù)的相應(yīng)位置進(jìn)行分析。 由于在 C64X+平臺上，L1P、L1D 和 L2 內(nèi)存既可以作為 CACH 又可以作為存儲器 使用，因此，在分析一致性問題的時候，需要考慮以下幾種情況：1）代碼在 L1P 存儲器中；2）代碼在 L2 存