二進制頻移鍵控

1、8.10 8.10 二進制頻移鍵控（二進制頻移鍵控（FSKFSK） 調(diào)制器與解調(diào)器設(shè)計調(diào)制器與解調(diào)器設(shè)計 n數(shù)字信號對載波頻率調(diào)制稱為頻移鍵控即 FSK（FrequencyShift Keying）。n頻移鍵控（FSK）是用不同頻率的載波來傳送數(shù)字信號，用數(shù)字基帶信號控制載波信號的頻率。n二進制頻移鍵控是用兩個不同頻率的載波來代表數(shù)字信號的兩種電平。n接收端收到不同的載波信號再進行逆變換成為數(shù)字信號，完成信息傳輸過程。 FSK信號的產(chǎn)生有兩種方法n1.直接調(diào)頻法n2.頻率鍵控法。 1.直接調(diào)頻法n直接調(diào)頻法是用數(shù)字基帶信號直接控制載頻振蕩器的振蕩頻率。n直接調(diào)頻法實現(xiàn)電路有許多，一般采用的控制

2、方法是：當基帶信號為正時（相當于“1”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為f1）；當基帶信號為負時（相當于“0”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率降低（設(shè)為f2）；從而實現(xiàn)了調(diào)頻，這種方法產(chǎn)生的調(diào)頻信號是相位連續(xù)的。n雖然實現(xiàn)方法簡單，但頻率穩(wěn)定度不高，同時頻率轉(zhuǎn)換速度不能做得太快。 2.2.頻率鍵控法頻率鍵控法n頻率鍵控法也稱頻率選擇法，下圖是它實現(xiàn)的原理框圖。它有兩個獨立的振蕩器，數(shù)字基帶信號控制轉(zhuǎn)換開關(guān)，選擇不同頻率的高頻振蕩信號實現(xiàn)FSK調(diào)制。 1f 2f )(tuFSK 基帶 信號 n 鍵控法產(chǎn)生的 FS

3、 K信號頻率穩(wěn)定度可以做得很高并且沒有過渡頻率，它的轉(zhuǎn)換速度快，波形好。n頻率鍵控法在轉(zhuǎn)換開關(guān)發(fā)生轉(zhuǎn)換的瞬間，兩個高頻振蕩的輸出電壓通常不可能相等，于是uFSK（t）信號在基帶信息變換時電壓會發(fā)生跳變，這種現(xiàn)象也稱為相位不連續(xù)，這是頻率鍵控特有的情況。n下圖是利用兩個獨立分頻器，以頻率鍵控法來實現(xiàn) FS K調(diào)制的原理電路圖。n在下圖中，與非門3和4起到了轉(zhuǎn)換開關(guān)的作用。當數(shù)字基帶信號為“1”時，與非門4打開， 輸出，當數(shù)字基帶信號為“0”時，與非門3打開， 輸出，從而實現(xiàn)了FSK調(diào)制。1f2fn鍵控法也常常利用數(shù)字基帶信號去控制可變分頻器的分頻比來改變輸出載波頻率，從而實現(xiàn) FSK調(diào)制。下圖是

4、一個1113可控分頻器原理圖。n當數(shù)字基帶信號為“1”時，第四級雙穩(wěn)態(tài)電路輸出的反饋脈沖被加到第一級和第二級雙穩(wěn)態(tài)電路上，此時分頻比為13；n當基帶信號為“0”時，第四級雙穩(wěn)態(tài)電路輸出的反饋脈沖被加到第一級和第三級雙穩(wěn)態(tài)電路上，分頻比變?yōu)?11。n由于分頻比改變，使輸出信號頻率變化，從而實現(xiàn) FSK調(diào)制。采用可變分頻器產(chǎn)生的FSK信號相位通常是連續(xù)的，因此在基帶信息變化時，F(xiàn)SK信號會出現(xiàn)過渡頻率。為減小過渡時間，可變分頻器應工作于較高的頻率，而在可變分頻器后再插入固定分頻器，使輸出頻率滿足FSK信號要求的頻率。FSK信號的解調(diào) n數(shù)字頻率鍵控（FSK）信號常用的解調(diào)方法有很多種如：n1.同步

5、（相干）解調(diào)法n2.過零檢測法n3.差分檢波法1.1.同步解調(diào)法同步解調(diào)法n在同步解調(diào)器中，有上、下兩個支路，輸入的 FSK信號經(jīng)過 和 兩個帶通濾波器后變成了上、下兩路ASK信號，之后其解調(diào)原理與ASK類似，但判決需對上、下兩支路比較來進行。n假設(shè)上支路低通濾波器輸出為 ，下支路低通濾波器輸出為 ，則判決準則是： 信號判輸入為信號判輸入為22112100fxxfxx 1f2f1x2x接下頁n 當輸入的FSK信號振蕩頻率為 f1 時，上支路經(jīng)帶通后有正弦信號 存在，與ASK系統(tǒng)接收到“1”碼時的情況相似， 經(jīng)過低通濾波器， x1A 。n而下支路帶通濾波器輸出為0，與ASK系統(tǒng)接收到“0”碼時情

6、況相似，故 x20，顯然x1x2 A00，按判決準則判輸入為；反之，當輸入為f1時，x10，x2A，x1x20A0，按判決準則應判輸入為f2。n因此可以判決出FSK信號。1f2.包絡解調(diào)法nF S K信號包絡解調(diào)相當于兩路ASK信號包絡解調(diào)。用兩個窄帶的分路濾波器分別濾出頻率為f 1及f 2的高頻脈沖，經(jīng)包絡檢波后分別取出它們的包絡。把兩路輸出同時送到抽樣判決器進行比較，從而判決輸出基帶數(shù)字信號。n設(shè)頻率f1代表數(shù)字信號1；f2代表0，則抽樣判決器的判決準則：n式中x1和x2分別為抽樣時刻兩個包絡檢波器的輸出值。這里的抽樣判決器，要比較x1、x2大小，或者說把差值x1x2與零電平比較。因此，有

7、時稱這種比較判決器的判決門限為零電平。信號判輸入為信號判輸入為22112100fxxfxx接下頁n當FSK信號為f1時，上支路相當于ASK系統(tǒng)接收“1”碼的情況，其輸出x1為正弦波加窄帶高斯噪聲的包絡，它服從萊斯分布。而下支路相當于ASK系統(tǒng)接收“0”碼的情況，輸出x2為窄帶高斯噪聲的包絡，它服從瑞利分布。如果FSK信號為f2，上、下支路的情況正好相反，此時上支路輸出的瞬時值服從瑞利分布，下支路輸出的瞬時值服從萊斯分布。n由以上分析可知，無論輸出的FSK信號是f1或f2 ，兩路輸出總是一路為萊斯分布，另一路為瑞利分布，根據(jù)判決準則可以判決出FSK信號。3.過零檢測法n過零檢測法方框圖在下頁，它

8、是利用信號波形在單位時間內(nèi)與零電平軸交叉的次數(shù)來測定信號頻率。輸入的uFSK信號經(jīng)限幅放大后成為矩形脈沖波，再經(jīng)微分電路得到雙向尖脈沖，然后整流得單向尖脈沖，每個尖脈沖表示信號的一個過零點，尖脈沖的重復頻率就是信號頻率的二倍。n將尖脈沖去觸發(fā)一單穩(wěn)電路，產(chǎn)生一定寬度的矩形脈沖序列，該序列的平均分量與脈沖重復頻率成正比，即與輸入信號頻率成正比。n所以經(jīng)過低通濾波器輸出的平均分量的變化反映了輸入信號頻率的變化，這樣就把碼元“ 1”與“ 0”在幅度上區(qū)分開來，恢復出數(shù)字基帶信號。接下頁過零檢測法方框圖 FSK調(diào)制VHDL程序及仿真FSK調(diào)制方框圖 FPGA載波f1clkstart基帶信號分頻器1分頻

9、器2載波f2二選一選通開關(guān)調(diào)制信號注：圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號。FSK調(diào)制VHDL程序的電路符號FSK調(diào)制VHDL程序n-文件名：FSKn-功能：基于VHDL硬件描述語言，對基帶信號進行FSK調(diào)制n-最后修改日期：2004.3.16nlibrary ieee;nuse ieee.std_logic_arith.all;nuse ieee.std_logic_1164.all;nuse ieee.std_logic_unsigned.all;nentity FSK isnport(clk :in std_logic; -系統(tǒng)時鐘n start :in std_logic; -

10、開始調(diào)制信號n x :in std_logic; -基帶信號n y :out std_logic); -調(diào)制信號nend FSK;narchitecture behav of FSK isnsignal q1:integer range 0 to 11; -載波信號f1的分頻計數(shù)器nsignal q2:integer range 0 to 3; -載波信號f2的分頻計數(shù)器nsignal f1,f2:std_logic; -載波信號f1，f2接下頁nbeginnprocess(clk) -此進程通過對系統(tǒng)時鐘clk的分頻，得到載波f1nbeginnif clkevent and clk=1 th

11、en n if start=0 then q1=0;n elsif q1=5 then f1=1;q1=q1+1; -改變q1后面的數(shù)字可以改變，載波f1的占空比n elsif q1=11 then f1=0;q1=0; -改變q1后面的數(shù)字可以改變，載波f1的頻率n else f1=0;q1=q1+1;n end if;nend if;nend process;接下頁nprocess(clk) -此進程通過對系統(tǒng)時鐘clk的分頻，得到載波f2nbeginnif clkevent and clk=1 thenn if start=0 then q2=0;n elsif q2=1 then f2

12、=0;q2=0; -改變q2后面的數(shù)字可以改變，載波f2的頻率n elsif q2=0 then f2=1;q2=q2+1; -改變q2后面的數(shù)字可以改變，載波f2的占空比n else f2=0;q2=q2+1;n end if;nend if;nend process;接下頁nprocess(clk,x) -此進程完成對基帶信號的FSK調(diào)制nbeginnif clkevent and clk=1 then n if x=0 then y=f1; n -當輸入的基帶信號x=0時，輸出的調(diào)制信號y為f1n else y=f2; n -當輸入的基帶信號x=1時，輸出的調(diào)制信號y為f2n end i

13、f;nend if;nend process;nend behav;FSK調(diào)制VHDL程序仿真全圖 接下頁FSK調(diào)制VHDL程序仿真局部放大圖 n注：a. 載波f1、f2分別是通過對clk的12分頻和2分頻得到的。n b.基帶碼長為載波f1的2個周期，為載波f2的6個周期。n c.輸出的調(diào)制信號y在時間上滯后于載波信號一個clk，滯后 于系統(tǒng)時鐘2個clk。FSK解調(diào)VHDL程序及仿真 FSK解調(diào)方框圖 注 :沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號形式。FPGA clkstart調(diào)制信號分頻器q寄存器xx計數(shù)器m判決基帶信號FSK解調(diào)VHDL程序的電路符號FSK解調(diào)VHDL程序n-文件名：F

14、SK2n-功能：基于VHDL硬件描述語言，對FSK調(diào)制信號進行解調(diào)n-最后修改日期：2004.3.16nlibrary ieee;nuse ieee.std_logic_arith.all;nuse ieee.std_logic_1164.all;nuse ieee.std_logic_unsigned.all;nentity FSK2 isnport(clk :in std_logic; -系統(tǒng)時鐘n start :in std_logic; -同步信號 n x :in std_logic; -調(diào)制信號n y :out std_logic); -基帶信號nend FSK2;narchitec

15、ture behav of FSK2 isnsignal q:integer range 0 to 11; -分頻計數(shù)器nsignal xx:std_logic; -寄存器 nsignal m:integer range 0 to 5; -計數(shù)器接下頁nbeginnprocess(clk) -對系統(tǒng)時鐘進行q分頻nbeginnif clkevent and clk=1 then xx=x; -在clk信上升沿時，x信號對中間信號xx賦值n if start=0 then q=0; -if語句完成Q的循環(huán)計數(shù)n elsif q=11 then q=0;n else q=q+1;n end if;nend if;nend process;接下頁nprocess(xx,q) -此進程完成FSK解調(diào)nbegin nif q=11 then m=0; -m計數(shù)器清零nelsif q=10 then n if m=3 then y=0; -if語句通過對m大小，來判決y輸出的電平n else y=1;n end if;nelsif xx