2020年電氣工程專業(yè)畢業(yè)論文開題報告范本

1、電氣工程專業(yè)畢業(yè)論文開題報告范本開題報告包含的論文提綱可以是粗線條的，是一個研究構(gòu)想的基本框架，下面是搜集的電氣工程專業(yè)畢業(yè)論文開題報告范本，供大家閱讀查看。題目：基于 FPGA的數(shù)字直流電壓表的設(shè)計1. 結(jié)合畢業(yè)設(shè)計 ( 論文 ) 課題情況，根據(jù)所查閱的文獻(xiàn)資料，每人撰寫 2000 字左右的文獻(xiàn)綜述：文獻(xiàn)綜述隨著電子技術(shù)的發(fā)展， 當(dāng)前數(shù)字電子系統(tǒng)的設(shè)計正朝著速度快、容量大、體積小、 重量輕的方向發(fā)展。推動該潮流發(fā)展的引擎就是日趨進(jìn)步和完善的 ASIC設(shè)計技術(shù) 1 。而數(shù)字電壓表作為數(shù)字電子系統(tǒng)的核心與基礎(chǔ)，其設(shè)計與開發(fā)，已經(jīng)有多種的類型和款式。其中以單片機(jī)為基礎(chǔ)的數(shù)字電壓表設(shè)計和可編程邏輯器

2、件為基礎(chǔ)的數(shù)字電壓表設(shè)計為典型， 這兩種類型的數(shù)字電壓表各有特點， 但是都是要經(jīng)過AD數(shù)模轉(zhuǎn)換器將模擬信號轉(zhuǎn)換成數(shù)字信號直接顯示在LED上2 。一、方案比較基于單片機(jī)的數(shù)字電壓表的實現(xiàn)，依靠的是硬件電路，并通過軟件程序的控制，最后對輸入模擬信號進(jìn)行 AD轉(zhuǎn)換，數(shù)據(jù)處理，驅(qū)動數(shù)碼管顯示被測電壓。 它的設(shè)計包括硬件電路的設(shè)計、 軟件設(shè)計兩個部分，主要依靠軟件來實現(xiàn)功能 3 。單片機(jī)又稱單片微控制器 , 它不是完成某一個邏輯功能的芯片 , 而是把一個計算機(jī)系統(tǒng)集成到一個芯片上。概括的講：一塊芯片就成了一臺計算機(jī)。它的體積小、質(zhì)量輕、價格便宜、 受到了很大的歡迎，可它的不足之處就在于設(shè)計繁瑣，資源利用

3、率不高，集成化程度不夠高等的方面4 。基于可編程邏輯器件的數(shù)字電壓表整個系統(tǒng)可分為三大部分：AD控制模塊， BCD碼轉(zhuǎn)換模塊以及掃描顯示模塊。其測量精度高、靈活性和可擴(kuò)展性好 5 ?？删幊踢壿嬈骷饕‵PGA和 CPLD。FPGA(FieldProgrammableGateArray ，現(xiàn)場可編程門陣列 ) 基本結(jié)構(gòu)包括可編程的 CLB(ConfigurableLogicBlock，可配置邏輯塊 ) 陣列組成、可編程的 I O模塊與負(fù)責(zé) CLB之間傳輸信號的可編程連接點。CPLD(ComplexProgrammableLogicDevice，復(fù)雜可編程邏輯器件 ) 包括邏輯陣列塊、 I O

4、控制塊、可編程連接陣列。 FPGA與 CPLD雖然結(jié)構(gòu)截然不同，但都可以用于復(fù)雜的邏輯電路， 可使用相同的工具和硬件描述語言 ( 如 VHDL，VerilogHDL 等) 開發(fā)設(shè)計 6 。但是，兩者仍有些不同之處，例如兩者的內(nèi)部布線方式不同。 FPGA屬于“分段式布線”，布線距離較遠(yuǎn)，經(jīng)由垂直信道與水平信道的可編程交叉接點構(gòu)成接點網(wǎng)，邏輯使用率高，但會使內(nèi)部延遲時間不固定。 CPLD屬于“連續(xù)式布線”，使用 PIA 連接陣列以編程邏輯塊之間的連接，延遲時間固定。在設(shè)計中， FPGA比 CPLD更有靈活性， CPLD的設(shè)計是修改內(nèi)部固定連接電路的邏輯功能，設(shè)計對象是“邏輯塊”，而 FPGA則是改

5、變內(nèi)部連接的布線，設(shè)計對象是“邏輯門”。因為流程的不同，通常FPGA的集成度較高，具有更復(fù)雜的布線結(jié)構(gòu)。兩者之間主要的區(qū)別在于以下方面：時間延滯方面： FPGA無法預(yù)先預(yù)測，依設(shè)計不同而有所不同;CPLD速度較快，整個芯片的時間延遲可以預(yù)先決定。密集度方面： FPGA較 CPLD高。功耗方面： FPGA的每個邏輯門較 CPLD平均功率消耗低FPGA可重復(fù)編程邏輯塊，而 CPLD不能。正是由于可編程邏輯器件 FPGA和 CPLD之間的區(qū)別之處，才造成基于 FPGA的數(shù)字電壓表比基于 CPLD的數(shù)字電壓表更具優(yōu)勢， 更有利于數(shù)字電壓表向小型化、高密度、低損耗的方向發(fā)展 7 ?；?FPGA的數(shù)字直

6、流電壓表應(yīng)用 VHDL語言設(shè)計實現(xiàn)數(shù)字電壓表功能 8 。VHDL是硬件描述語言的一種， 是 IEEE 公布的工業(yè)標(biāo)準(zhǔn)，對同一事物可以有多種描述方法， 對于數(shù)字集成電路而言， 常見的方法有圖形描述和語言描述 2 種。而硬件描述語言具有抽象層次高、 更為簡潔的優(yōu)點，更適合于描述大型電路。為此需要介紹下 VHDL語言的某些特殊之處。(1) 、設(shè)計技術(shù)齊全、方法靈活、支持廣泛 9VHDL語言可以支持自上至下 (TopDown)和基于庫的設(shè)計方法，而且還支持同步電路、異步電路、FPGA以及其他隨機(jī)電路的設(shè)計。其范圍之廣是其他HDL語言所不能比擬的。(2) 、系統(tǒng)硬件描述能力強(qiáng)如前所述， VHDL語言具有

7、多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路。另外，高層次的行為描述可以與低層次 RTL描述和結(jié)構(gòu)描述混合使用。 在 VHDL語言中 , 設(shè)計的原始描述可以非常簡練 , 經(jīng)過層層加強(qiáng)后 , 最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。(3) 、支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。一個大規(guī)模的設(shè)計不可能由一個人獨立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計的分解和設(shè)計的再利用提供了有力的支持。另外， VHDL語言還具有良好的可讀性，即容易被計算機(jī)接受，也容易被讀者理解。使用期長，不會因工藝變化而使描述過時。因為VHDL的硬件描述與工藝無關(guān)

8、，當(dāng)工藝改變時，只需修改相應(yīng)程序中的屬性參數(shù)即可 10 。二、本課題的意義、應(yīng)用前景等隨著信息技術(shù)獲得了突飛猛進(jìn)的發(fā)展，信息技術(shù)滲透了我們生活的幾乎全部領(lǐng)域， 改變著人類的生存狀態(tài)和思維模式。而我們的課題所涉及的電子設(shè)計自動化(EDA)技術(shù)就是在這種時代背景下產(chǎn)生的，并影響巨大。 FPGA是新型的可編程邏輯器件，與傳統(tǒng)ASIC相比，具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進(jìn)等優(yōu)點，特別適合于產(chǎn)品的樣品開發(fā)和小批量生產(chǎn)。傳統(tǒng)的數(shù)字電壓表多以單片機(jī)為控制核心，芯片集成度不高，系統(tǒng)連線復(fù)雜，難以小型化，尤其在產(chǎn)品需求發(fā)生變化時，不得不重新布版、調(diào)試，增加了投資風(fēng)險和成本。而采用 FPGA進(jìn)行產(chǎn)

9、品開發(fā)，可以靈活地進(jìn)行模塊配置，大大縮短了開發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。參考文獻(xiàn)：1. 潘松黃繼業(yè) EDA技術(shù)教程【 M】科學(xué)出版社 xx.42. 侯伯亨，顧新 .VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計 . 西安電子科技大學(xué)出版社， 19993. 王守華基于 PC的數(shù)字電壓表設(shè)計今日電子 xx.84. 黃 亮基于 HT46R51單片機(jī)的數(shù)字電壓表設(shè)計常州工學(xué)院理學(xué)院 xx.105. 呂思忠，施齊云 . 數(shù)字電路實驗與課程設(shè)計 . 哈爾濱工程大學(xué)出版社， xx6. 付永慶 .VHDL語言及其應(yīng)用 . 高等教育出版社， xx.57. 劉明業(yè)，將敬旗，刁嵐松等譯 . 硬件描

10、述語言 Verilog. 清華大學(xué)出版社， xx8. 邊繼年 . 用 VHDL設(shè)計電子電路 . 清華大學(xué)出版社， 2000tion ，199710. 符興昌基于 VHDL語言在電路設(shè)計鐘的優(yōu)化探討西南民族大學(xué)學(xué)報 xx.72. 本課題要研究或解決的問題和擬采用的研究手段 ( 途徑 ) ：一、研究的目標(biāo)和內(nèi)容本課題主要研究數(shù)字電壓表的一般設(shè)計原理, 并結(jié)合新型的可編程邏輯器件 (FPGA)設(shè)計了一種方便、 實用的數(shù)字電壓表。 設(shè)計中所要求設(shè)計的數(shù)字電壓表主要指標(biāo)有：位數(shù)： 4 位半。分辨率：小于 10 微伏。測量誤差： U=(0.1%Um+1字)二、研究方法、技術(shù)路線及實驗方案(1) 、硬件電路設(shè)計以 EP1K30TC14435 為核心器件，并配液晶、鍵盤等借口電路設(shè)計出數(shù)字直流電壓表的硬件電路。(2) 、軟核設(shè)計采用 VHDL語言設(shè)計數(shù)字直流電壓表的 “軟核”，并完成“軟核”的調(diào)試和仿真。(3) 、FPGA功能模塊設(shè)計智能數(shù)字電壓表的控制核心 FPGA的三個功能模塊皆用 VHDL語言編程實現(xiàn)，下面主要介紹 FPGA的三個功能模塊的設(shè)計。(4) 、顯示控制及驅(qū)動模塊電壓值的顯示可由 LCD實現(xiàn) 6 。(5) 、系統(tǒng)設(shè)計和邏輯仿真