用VerilogHDL設(shè)計2位16進(jìn)制計數(shù)器

1、基于FPGA的系統(tǒng)設(shè)計與應(yīng)用實(shí)驗(yàn)二計數(shù)器設(shè)計實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)計數(shù)器的設(shè)計、仿真和硬件測試方法。二、實(shí)驗(yàn)內(nèi)容及步驟：1 .用VerilogHDL設(shè)計2位16進(jìn)制計數(shù)器，由DE2的KEY0輸入計數(shù)值，在HEX1，HEX0上顯示計數(shù)值。2 .使用嵌入式邏輯分析儀進(jìn)行仿真；3 .將實(shí)驗(yàn)程序下載到DE2運(yùn)行。實(shí)驗(yàn)注意事項(xiàng)：去抖動三、程序代碼modulelib22(out1,out2,clk,rst,key);output6:0out1,out2;inputclk,rst;inputkey;reg19:0count;reg7:0in;reg6:0out1,out2;regC,K;reg9:0r1;a

2、lways(posedgeclk)if(count=20'd5000)beginC=C;count<=1'b0;endelsecount=count+1'b1;always(posedgeC)beginif(r1<10'd1000)beginK<=1'b0;r1<=r1+1'b1;endelsebeginK<=1'b1;r1<=1'b0;endendalways(posedgeC,negedgerst)if(!rst)in<=1'b0;elseif(!K)beginin=in+8&

3、#39;b1;endalways(in3:0)case(in3:0)4'b0000:out1=7'b1000000;4'b0001:out1=7'b1111001;4'b0010:out1=7'b0100100;4'b0011:out1=7'b0110000;4'b0100:out1=7'b0011001;4'b0101:out1=7'b0010010;4'b0110:out1=7'b0000010;4'b0111:out1=7'b1011000;4'b100

4、0:out1=7'b0000000;4'b1001:out1=7'b0010000;4'b1010:out1=7'b0001000;4'b1011:out1=7'b0000011;4'b1100:out1=7'b1000110;4'b1101:out1=7'b1100001;4'b1110:out1=7'b0000110;4'b1111:out1=7'b0001110;default:out1=7'b1111111;endcasealways(in7:4)case(i

5、n7:4)4'b0000:out2=7'b1000000;4'b0001:out2=7'b1111001;4'b0010:out2=7'b0100100;4'b0011:out2=7'b0110000;4'b0100:out2=7'b0011001;4'b0101:out2=7'b0010010;4'b0110:out2=7'b0000010;4'b0111:out2=7'b1011000;4'b1000:out2=7'b0000000;4'b

6、1001:out2=7'b0010000;4'b1010:out2=7'b0001000;4'b1011:out2=7'b0000011;4'b1100:out2=7'b1000110;4'b1101:out2=7'b1100001;4'b1110:out2=7'b0000110;4'b1111:out2=7'b0001110;default:out2=7'b1111111;endcaseendmodule四、實(shí)驗(yàn)原理圖:DE2按鍵電路圖五、實(shí)驗(yàn)總結(jié)與分析:1 .不加去斗時，由現(xiàn)的結(jié)果不穩(wěn)定，不同的D