利用MAX+PLUSⅡ設(shè)計數(shù)字電路

1、歡迎訪問Freekaoyan論文站利用MAX+PLUS設(shè)計數(shù)字電路歡迎訪問Freekaoyan論文站    歡迎訪問Freekaoyan論文站    摘 要  MAX+PLUS開發(fā)工具是美國Altera公司自行設(shè)計的一種CAE軟件工具，是EDA技術(shù)的有力工具。以一個實際電路設(shè)計為例，說明了用其設(shè)計數(shù)字電路的方法。     關(guān)鍵詞  MAX+PLUS 數(shù)字電路仿真 VHDL 語言    隨著計算機技術(shù)和集成電路技術(shù)的發(fā)展，在數(shù)字電路設(shè)計領(lǐng)

2、域中，設(shè)計自動化工具 逐步為 設(shè)計者所接受，它必將取代人工設(shè)計的方法，成為主要的設(shè)計手段。EDA（Electroni c design automation）技術(shù)就是利用設(shè)計軟件來實現(xiàn)硬件的設(shè)計，利用軟 件來仿真硬件的工作過程，以達到對硬件的設(shè)計。利用MAX+PLUS軟件可以靈活而高效地設(shè)計數(shù)字電路，他為電子系統(tǒng)的設(shè)計、電子產(chǎn)品的開發(fā)提供了一種全新的手段和便捷的途徑。1  MAX+PLUS簡介  MAX+PLUS（Multiple Array Matrix and Programmable Logic User Systems） 是現(xiàn)代電子設(shè)計不可缺少的工具，他可以接受多種

3、方式的輸入：原理圖輸入、文本輸入（硬件描述語言）、第三方EDA工具提供的接口等。MAX+PLUS的仿真器具有很強的靈活性，可以控制對單器件或多器件的仿真?？梢允褂肕AX+PLUS的波形編輯程序直接畫出波形。MAX+PLUS還提供了豐富的幫助庫，設(shè)計人員可以隨時利用他來幫助解決問題。2  MAX+PLUS的設(shè)計步驟    MAX+PLUS的設(shè)計步驟如圖1所示。 （1）設(shè)計輸入   選取窗口菜單FileOpen，建立新文件，可以采用原理圖輸入、HDL（Hardware description Language）語言描述、EDIF網(wǎng) 表讀入及波形輸入

4、等方式。保存文件,指定項目名稱與文件名相同。 （2）項目編譯  選取窗口菜單MAX+PLUSCompiler主要完成器件的選擇及適配，邏輯的綜合及器件的裝 入，延時信息的提取。 （3）設(shè)計仿真  選取窗口菜單MAX+PLUSWaveform editor，生成輸入波形并保存。再取窗口菜 單MAX+PLUSSimulator，進行仿真。         （4）器件編程  MAX+PLUS Programmer是使用Compiler生成的編程文件對Altera器件進行編程的 ，它可以用來對器件編程、

5、校驗、試驗。 （5）系統(tǒng)測試 測試硬件系統(tǒng)，檢驗是否完成既定的功能。   以上各步如果出現(xiàn)錯誤的現(xiàn)象，則需重新回到設(shè)計輸入階段，改正錯誤輸入或 調(diào)整電路，重復上述過程。3  舉例說明用MAX+PLUS設(shè)計數(shù)字電路  一位全加器的設(shè)計： （1） 原理圖輸入     用AND2，OR3，XOR組成全加器。 選取窗口菜單FileNew,出現(xiàn)對話框，選取Graphic Editor File，單擊OK，并保存為add gdf，指定項目名稱與文件名稱相同，即選取FileProjectName，指定名字為add，選取窗口菜單SymbolEnter

6、 Symbol在maxplusmax2libprim處雙擊，在Symbolfiles菜單中選取所需邏輯門，引入邏輯門及輸入輸出端口。連接線路，如圖2所示。指定設(shè)計器件為MAX7000，保存并編譯、調(diào)試直至通過。       （2）采用VHDL語言設(shè)計一位全加器   選取窗口菜單FileNew,選取Text Editor File，并保存為addvhd，指定項目名稱與文 件名稱相同,即指定為add，源程序如圖3所示，保存并編譯、調(diào)試直至通過。生成電路符號addsys如圖4所示。  （3）仿真全加器   打開addgdf 或ad

7、dvhd，選取窗口菜單MAX+PLUSWaveform editor，進入波形編輯 窗 口，引入輸入輸出腳；設(shè)定時鐘的周期，選取窗口菜單OptionsGrid Size，設(shè)定Gr id  Size 為50 ns；設(shè)定輸入腳位時間狀況；保存輸入波形；選取窗口菜單MAX+PLUSSimul ator，進行仿真，得到s與 co的波形,如圖5所示。     由仿真結(jié)果知，達到了設(shè)計的目的，下載到EPM7032LC44-6后，測試結(jié)果與軟件模擬仿真 的結(jié)果一致。   利用MAX+PLUS 可以靈活而高效地設(shè)計電路，利用其工具所配備的編輯、編譯、仿真、 綜合、芯片編程等功能，將設(shè)計電路圖或電路描述程序轉(zhuǎn)換成基本的邏輯單元寫入到可編程的芯片中（如FPGA芯片、CPLD芯片），做成ASIC芯片，它是EDA設(shè)計中不可缺少的一種有力工具。參考文獻 1  侯伯亨，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(修訂版)