VLSI測(cè)試與可測(cè)性設(shè)計(jì)

1、VLSI測(cè)試與可測(cè)性設(shè)計(jì)摘要：從可測(cè)性設(shè)計(jì)與 VLSI 測(cè)試、VLSI設(shè)計(jì)之間的關(guān)系出發(fā)，將與可測(cè)性設(shè)計(jì)相關(guān)的VLSI測(cè)試方法學(xué)、設(shè)計(jì)方法學(xué)的內(nèi)容有機(jī)地融合在一起。文中簡(jiǎn)要地介紹了VLSI可測(cè)性設(shè)計(jì)的理論基礎(chǔ)和技術(shù)種類(lèi)，簡(jiǎn)明地評(píng)述了可測(cè)性設(shè)計(jì)的現(xiàn)狀和發(fā)展趨勢(shì)，并且探討了可測(cè)性設(shè)計(jì)的實(shí)現(xiàn)方法。關(guān)鍵詞：可測(cè)性設(shè)計(jì)、自動(dòng)測(cè)試生成、掃描設(shè)計(jì)、邊界掃描技術(shù)第一章 引言在VLSI(超大規(guī)模集成電路)技術(shù)迅猛發(fā)展的今大，集成電路工業(yè)已經(jīng)達(dá)到了一個(gè)的高度:上億只晶體管集成在一個(gè)芯片上，片內(nèi)時(shí)鐘信號(hào)的頻率超過(guò)2GHz。隨之而來(lái)的，是越來(lái)越突出的測(cè)試瓶頸問(wèn)題。一則，ATE(自動(dòng)測(cè)試設(shè)備)的發(fā)展很難跟得上芯片的發(fā)展

2、步伐(系統(tǒng)時(shí)鐘、信號(hào)精度、存儲(chǔ)數(shù)據(jù)量等)。再則，高性能ATE的價(jià)格將是令人望而卻步的。而SoC(片上系統(tǒng))的出現(xiàn)，更是對(duì)測(cè)試領(lǐng)域提出了新的挑戰(zhàn)。為了保證芯片的可靠性，測(cè)試是必不可少的手段。而要突破測(cè)試瓶頸，只有一個(gè)唯一的途徑:DFT可測(cè)性設(shè)計(jì)。VLSI可測(cè)性設(shè)計(jì)是一些應(yīng)用于VLSI設(shè)計(jì)的規(guī)則和方法的集合;是通過(guò)在電路中增加一些物理結(jié)構(gòu)，使得該設(shè)計(jì)具有“容易被測(cè)試”的特性，并使其能夠?qū)崿F(xiàn)高質(zhì)量的制造測(cè)試的方法的總稱(chēng)。可測(cè)性設(shè)計(jì)的目的，不僅僅是測(cè)試矢量的自動(dòng)生成和故障覆蓋率的提高，也不僅僅是為了某種類(lèi)型測(cè)試設(shè)備的需要。可測(cè)性設(shè)計(jì)是集成電路設(shè)計(jì)學(xué)和測(cè)試方法學(xué)的有機(jī)融合。一方而，集成電路測(cè)試方法學(xué)的每

3、個(gè)新的突破，都會(huì)帶來(lái)可測(cè)性設(shè)計(jì)技術(shù)領(lǐng)域的新的一飛躍。另一方而，可測(cè)性設(shè)計(jì)越來(lái)越成為VLSI設(shè)計(jì)過(guò)程中不可或缺的一環(huán)，它已經(jīng)滲透到集成電路設(shè)計(jì)的各個(gè)層而?？蓽y(cè)性設(shè)計(jì)的成敗，直接影響到整個(gè)電路的性能，影響到芯片設(shè)計(jì)、制造和測(cè)試，乃至芯片成木、開(kāi)發(fā)時(shí)間和產(chǎn)品品質(zhì)等決定其市場(chǎng)競(jìng)爭(zhēng)能力的因素。因此，本文分別從“DFT與VLSI測(cè)試”、"DFT與VLSI設(shè)計(jì)”這兩個(gè)角度，對(duì)自上個(gè)世紀(jì)70年代以來(lái)，VLSI可測(cè)性設(shè)計(jì)領(lǐng)域里豐碩的理論和實(shí)踐成果，以及未來(lái)的發(fā)展趨勢(shì)做了一個(gè)比較系統(tǒng)和全而的歸納和總結(jié)。第二章 DFT與VLSI測(cè)試沒(méi)有測(cè)試?yán)碚摰闹С趾蜏y(cè)試應(yīng)用的需求，可測(cè)性設(shè)計(jì)就失去了存在的依據(jù)和意義。了

4、解集成電路測(cè)試方法學(xué)的主要內(nèi)容，有助于深刻地理解可測(cè)性設(shè)計(jì)技術(shù)的木質(zhì)。而了解集成電路測(cè)試應(yīng)用的相關(guān)知識(shí)，對(duì)于解決可測(cè)性設(shè)計(jì)實(shí)踐中的一些問(wèn)題也是有所幫助的。2.1故障模型和故障模擬集成電路測(cè)試的目的是為了排除存在制造缺陷的芯片。芯片的缺陷包括工藝缺陷、材料缺陷、時(shí)間相關(guān)的失效和封裝失效等。而故障就是這些缺陷的抽象表現(xiàn)形式。行為級(jí)的高層次故障模型可用于微處理器測(cè)試和存儲(chǔ)器測(cè)試;寄存器傳輸級(jí)和邏輯級(jí)的固定故障、橋接故障和延遲故障可用于數(shù)字邏輯測(cè)試;晶體管及元件級(jí)的故障模型主要用于模擬電路的測(cè)試。此外，還有一些不能具體劃分到哪個(gè)設(shè)計(jì)抽象級(jí)別的故障模型，如IDDQ(靜態(tài)電流故障)。由故障建模導(dǎo)出了故障等

5、效和故障兼并等概念，故障模型是測(cè)試及可測(cè)性設(shè)計(jì)的基礎(chǔ)。故障模擬能夠在注入故障的情況卜模擬電路的響應(yīng)，主要用于測(cè)試評(píng)估及測(cè)試生成，是驗(yàn)證測(cè)試質(zhì)量的重要手段。數(shù)字邏輯電路的故障模擬涉及故障采樣、故障模擬算法(串行、并行、演繹、并發(fā)等)、故障覆蓋率統(tǒng)計(jì)等一些內(nèi)容。而模擬電路的故障模擬包括非線(xiàn)性電路的DC故障模擬、線(xiàn)性電路的AC故障模擬、Monte-Carl<)模擬等。故障模擬是可測(cè)性設(shè)計(jì)中必不可少的步驟之一。2.2可測(cè)性度量和測(cè)試生成可測(cè)性是一種使電路容易(在某些時(shí)候甚至是能夠)被測(cè)試的特性m。針對(duì)邏輯級(jí)電路模型，可測(cè)性度量算法可以按靜態(tài)和動(dòng)態(tài)分類(lèi)。靜態(tài)可測(cè)性度量算法又可以分為非概率模型(SC

6、OAP,GLOBAL,SCTM等)和概率模型(STAFAN ,PREDICT等)。動(dòng)態(tài)可測(cè)性度量算法以動(dòng)態(tài)的COP和動(dòng)態(tài)的SCTM為代表。隨著IC設(shè)計(jì)的發(fā)展，HITESTA等測(cè)度的出現(xiàn)滿(mǎn)足了在設(shè)計(jì)的較高層次分析可測(cè)性的需求3。通過(guò)可測(cè)性度量，一方而可以指導(dǎo)IC設(shè)計(jì)者做可測(cè)性設(shè)計(jì)(重新設(shè)計(jì)電路或者添加測(cè)試硬件)，另一方而對(duì)測(cè)試生成和故障覆蓋率分析也有幫助。測(cè)試向量的產(chǎn)生方法根據(jù)而向功能和而向結(jié)構(gòu)的不同而不同。設(shè)計(jì)者往往只能提供有限的功能測(cè)試集(典型的故障覆蓋率為70%-75%)。對(duì)于高覆蓋率的功能測(cè)試集而言，測(cè)試生成和測(cè)試應(yīng)用的時(shí)間開(kāi)銷(xiāo)都是不可接受的。因此，而向結(jié)構(gòu)測(cè)試的組合電路測(cè)試生成算法(P

7、ODEM,FAN,SOCRATES,E ST等)和時(shí)序電路測(cè)試生成算法(重復(fù)邏輯陣列、ONTEST,SEST等)得到了廣泛的應(yīng)用。而模擬電路也有而向功能測(cè)試的基于靈敏度的ATPG(自動(dòng)測(cè)試生成)和而向結(jié)構(gòu)的基于“信號(hào)流圖”的ATPG技術(shù)。2.3測(cè)試經(jīng)濟(jì)和測(cè)試質(zhì)量成功的可測(cè)性設(shè)計(jì)必須考慮要以盡可能小的代價(jià)獲得盡可能高的測(cè)試質(zhì)量。測(cè)試的代價(jià)包括ATE和CAD的購(gòu)買(mǎi)和使用費(fèi)用、測(cè)試向量生成和測(cè)試編程的時(shí)間開(kāi)銷(xiāo)、測(cè)試電路的而積和測(cè)試管腳、測(cè)試應(yīng)用的時(shí)間等4。而測(cè)試質(zhì)量用缺陷級(jí)別來(lái)表示，即通過(guò)了測(cè)試的故障芯片與通過(guò)了測(cè)試的芯片總數(shù)的比值。這些指標(biāo)對(duì)于確定DFT方案是必不可少的。2.4測(cè)試過(guò)程和測(cè)試設(shè)備芯

8、片測(cè)試的起始階段是驗(yàn)證測(cè)試，即檢驗(yàn)設(shè)計(jì)和測(cè)試程序的正確性，需要設(shè)計(jì)者的參與。在驗(yàn)證測(cè)試之后才能進(jìn)行制造測(cè)試。而測(cè)試的最后階段是接收測(cè)試。VLSI測(cè)試根據(jù)特點(diǎn)和目的的不同，可以分為四類(lèi):品質(zhì)鑒定(即設(shè)計(jì)調(diào)試和驗(yàn)證測(cè)試)、生產(chǎn)測(cè)試、老化測(cè)試和接收測(cè)試。每個(gè)芯片都要經(jīng)歷參數(shù)測(cè)試和功能測(cè)試。而芯片類(lèi)型的區(qū)別決定了其可測(cè)性設(shè)計(jì)、測(cè)試方法、測(cè)試內(nèi)容和測(cè)試設(shè)備的不同。自動(dòng)測(cè)試設(shè)備是一些大型的精密儀器，主要有數(shù)字電路測(cè)試機(jī)、混合信號(hào)電路測(cè)試機(jī)、存儲(chǔ)器測(cè)試機(jī)等。ATE能夠根據(jù)芯片設(shè)計(jì)者提供的測(cè)試向量集，產(chǎn)生激勵(lì)信號(hào)輸入到被測(cè)芯片，并且將捕獲到的輸出信號(hào)與測(cè)試集比較，判斷芯片正確與否。此外，ATE還能對(duì)芯片的電氣

9、參數(shù)(靜態(tài)和動(dòng)態(tài)參數(shù))進(jìn)行測(cè)量。只有了解芯片測(cè)試所使用的ATE的性能，才能合理地確定 DFT的方案。第三章 DFT與VLSI設(shè)計(jì)可測(cè)性設(shè)計(jì)應(yīng)該具有以卜一些功能:改善電路內(nèi)部的可測(cè)性;增加電路內(nèi)部模塊的可隔離性;完成一定的測(cè)試任務(wù);提供測(cè)試訪(fǎng)問(wèn)機(jī)制;適應(yīng)系統(tǒng)測(cè)試的需求等等?，F(xiàn)代VLSI設(shè)計(jì)中，在一個(gè)芯片中運(yùn)用幾種不同的可測(cè)性設(shè)計(jì)技術(shù)已經(jīng)是司空見(jiàn)慣的事情。而且?？蓽y(cè)性設(shè)計(jì)也不再局限于邏輯級(jí)范疇，同時(shí)向設(shè)計(jì)的更高層次(RTL級(jí)、行為級(jí))和更低層次(晶體管級(jí)、版圖)延伸。從VLSI設(shè)計(jì)中剝離出來(lái)，單獨(dú)談?wù)撃稠?xiàng)可測(cè)性設(shè)計(jì)技術(shù)顯然是不可取的。有鑒于此，卜文將從最具代表性的二類(lèi)VLSI(數(shù)字系統(tǒng)、混合信號(hào)系

10、統(tǒng)、SoC)的設(shè)計(jì)中探討可測(cè)性設(shè)計(jì)技術(shù)。3.1數(shù)字系統(tǒng)的可測(cè)性設(shè)計(jì)數(shù)字系統(tǒng)可以簡(jiǎn)單地看作是數(shù)字邏輯電路與嵌入式存儲(chǔ)器的組合，它所而臨的測(cè)試問(wèn)題在于嵌入式存儲(chǔ)器、存儲(chǔ)器陰影邏輯和多時(shí)鐘等。作為一個(gè)自頂向卜的正向設(shè)計(jì)，在設(shè)計(jì)流程的較早階段，DFT設(shè)計(jì)者就要考慮上述測(cè)試問(wèn)題。常用于數(shù)字系統(tǒng)的可測(cè)性設(shè)計(jì)技術(shù)是自測(cè)試技術(shù)(BIST)和掃描設(shè)計(jì)(SCAN )。出于板級(jí)測(cè)試的需要，在芯片中還可以運(yùn)用邊界掃描技術(shù)(BSD ) o自測(cè)試是利用芯片內(nèi)部資源或者添加新的結(jié)構(gòu)，將測(cè)試碼生成、測(cè)試響應(yīng)分析和相應(yīng)的測(cè)試控制等結(jié)構(gòu)置入芯片內(nèi)部，用來(lái)產(chǎn)生測(cè)試向量，分析測(cè)試響應(yīng)，然后輸出測(cè)試結(jié)論的一種可測(cè)性設(shè)計(jì)方法。作為BIS

11、T的核心部分，最常用的測(cè)試碼生成和測(cè)試響應(yīng)分析的結(jié)構(gòu)是線(xiàn)性反饋移位寄存器、多輸入移位寄存器和BILBO(build-in logic block observ-er X51。此外還可能需要一些ROM(存儲(chǔ)激勵(lì)或期待的響應(yīng))和比較器(分析響應(yīng))。目前成熟的BIST技術(shù)可以分為隨機(jī)邏輯BIST、存儲(chǔ)器BIST和延遲故障BIST二大類(lèi)。其中，選擇合適的存儲(chǔ)器測(cè)試算法對(duì)于存儲(chǔ)器BIST是關(guān)鍵的。掃描設(shè)計(jì)的主體思想是:通過(guò)增加額外的信號(hào)和邏輯，讓電路可以在測(cè)試模式卜運(yùn)行;在測(cè)試模式卜，觸發(fā)器可以形成一條或多條具有移位寄存功能的掃描寄存器鏈;在測(cè)試模式卜，可以經(jīng)由原始輸入對(duì)掃描鏈上的所有觸發(fā)器設(shè)置初始狀態(tài)

12、，也可以將掃描鏈上所有觸發(fā)器的當(dāng)前狀態(tài)經(jīng)由原始輸出端口讀出;而在工作模式卜，所有觸發(fā)器執(zhí)行原來(lái)的電路功能。掃描設(shè)計(jì)可以分為全掃描設(shè)計(jì)、部分掃描設(shè)計(jì)(基于可測(cè)性分析的方法、基于測(cè)試生成的方法和基于結(jié)構(gòu)分析的方法)和掃描設(shè)計(jì)擴(kuò)展技術(shù)(以?huà)呙璞３钟|發(fā)器技術(shù)和隨機(jī)訪(fǎng)問(wèn)掃描為代表)。常用于掃描設(shè)計(jì)的掃描結(jié)構(gòu)有:MultiplexedFlip -F1op,Clocked -Scan,LSSD和Auxiliary -ClockLSSD。掃描設(shè)計(jì)要考慮的問(wèn)題有:多時(shí)鐘域的處理;減少測(cè)試時(shí)間;減少測(cè)試功耗等。因此，合理地規(guī)劃掃描鏈路是掃描設(shè)計(jì)的重點(diǎn)。新的掃描設(shè)計(jì)技術(shù)，如掃描森林、掃描樹(shù)等等就是這種思潮的體現(xiàn)。邊

13、界掃描設(shè)計(jì)(BSD)是JTAG組織提出的一項(xiàng)可測(cè)性設(shè)計(jì)技術(shù)，它由TAP控制器、旁路寄存器,ID寄存器、指令寄存器和邊界掃描單元等結(jié)構(gòu)組成。邊界掃描技術(shù)具有測(cè)試板級(jí)芯片間的互聯(lián)和提供芯片內(nèi)部測(cè)試訪(fǎng)問(wèn)機(jī)制等功能。此外，邊界掃描單元經(jīng)過(guò)重新配置，還以成為BIST的測(cè)試向量發(fā)生器和測(cè)試響應(yīng)壓縮器。在數(shù)字系統(tǒng)設(shè)計(jì)的較高層次，設(shè)計(jì)者就需要運(yùn)用高層次的可測(cè)性度量方法分析電路的可測(cè)性問(wèn)題，以對(duì)芯片的設(shè)計(jì)做相應(yīng)的修改，并且使設(shè)計(jì)的HDL代碼風(fēng)格符合掃描設(shè)計(jì)規(guī)則。然后是在行為級(jí)和RTL級(jí)完成BIST的設(shè)計(jì)。在邏輯綜合之后，設(shè)計(jì)者需要進(jìn)行掃描設(shè)計(jì)的開(kāi)發(fā)。根據(jù)需要，設(shè)計(jì)者在適當(dāng)?shù)臅r(shí)候增加BSD功能(RTL級(jí)或者邏輯綜

14、合之后)。在后端的布局布線(xiàn)階段，也要考慮掃描鏈路的重新規(guī)劃問(wèn)題。最后，設(shè)計(jì)者應(yīng)該提供優(yōu)化的高測(cè)試覆蓋率的測(cè)試向量集。3.2混合信號(hào)系統(tǒng)的可測(cè)性設(shè)計(jì)混合信號(hào)系統(tǒng)由數(shù)字電路模塊和模擬電路模塊構(gòu)成。因?yàn)槟M電路模塊的輸入和輸出往往與數(shù)字電路模塊相連，降低了電路的可控性和可觀(guān)性，所以混合信號(hào)系統(tǒng)可測(cè)性設(shè)計(jì)的重點(diǎn)在于模擬部分。最簡(jiǎn)單的做法是增加額外的管腳來(lái)提高內(nèi)部模擬信號(hào)的可測(cè)性。模擬測(cè)試總線(xiàn)技術(shù)(IEEE STD1149.4)則為探測(cè)混合信號(hào)系統(tǒng)內(nèi)部不同的數(shù)字和模擬部分以及外部的阻抗提供了訪(fǎng)問(wèn)機(jī)制和多路技術(shù)。模擬測(cè)試總線(xiàn)(ATB)木身并不負(fù)責(zé)模擬信號(hào)性能指標(biāo)的測(cè)試，它只是為在混合信號(hào)芯片中發(fā)現(xiàn)模擬部件

15、的開(kāi)路、短路和“誤裝”等故障提供了一種更加簡(jiǎn)單的途徑。這個(gè)可測(cè)性設(shè)計(jì)標(biāo)準(zhǔn)把一些ATE的測(cè)量總線(xiàn)和多路技術(shù)集成到了混合信號(hào)芯片當(dāng)中，從而為自動(dòng)測(cè)試設(shè)備建立起一個(gè)訪(fǎng)問(wèn)混合信號(hào)芯片及其內(nèi)部互連的機(jī)制。在實(shí)踐中，模擬測(cè)試總線(xiàn)常常與邊界掃描一起使用，用以提高模擬電路(特別是芯片內(nèi)部的數(shù)模接口)的可觀(guān)性，同時(shí)可以減少大量的額外的測(cè)試點(diǎn)。除了與其結(jié)合使用的邊界掃描結(jié)構(gòu)之外，它還包括模擬測(cè)試訪(fǎng)問(wèn)端口、測(cè)試總線(xiàn)接口電路、模擬邊界模塊、內(nèi)部模擬測(cè)量總線(xiàn)以及相應(yīng)的控制邏輯等部件。對(duì)于模擬信號(hào)的測(cè)試，基木上還是依賴(lài)于模擬測(cè)試儀器和基于DSP的混合信號(hào)ATE但是與數(shù)字系統(tǒng)ATE的境域類(lèi)似，混合信號(hào)ATE也越來(lái)越難跟上V

16、LSI的發(fā)展步伐了。因此，業(yè)內(nèi)人士一直沒(méi)有放棄尋找其它解決途徑的努力。例如，利用混合信號(hào)系統(tǒng)內(nèi)部的DSP電路模塊對(duì)內(nèi)部模擬電路模塊做自測(cè)試等可測(cè)性設(shè)計(jì)技術(shù)應(yīng)該是很有實(shí)踐價(jià)值的方法。其它的理論還有而向結(jié)構(gòu)的模擬ATPG及其相應(yīng)的DFT技術(shù)等等。3.3 SoC的可測(cè)性設(shè)計(jì)片上系統(tǒng)(SoC)有如卜特點(diǎn):集成度高和晶體管數(shù)目多;多種設(shè)計(jì)、制造技術(shù)的集合;多時(shí)鐘域;基于嵌入式IP核的層次化設(shè)計(jì)等。當(dāng)前流行的系統(tǒng)級(jí)芯片設(shè)計(jì)方法被稱(chēng)為“Divide-and-Conquer"。這種方法是基于IP內(nèi)核的設(shè)計(jì)，即內(nèi)核提供者承擔(dān)了大部分的設(shè)計(jì)工作。由此帶來(lái)的結(jié)果是雖然設(shè)計(jì)速度提高了，但是測(cè)試開(kāi)發(fā)的瓶頸問(wèn)題

17、更加突出。SoC的測(cè)試而臨著二大挑戰(zhàn):分布式的設(shè)計(jì)和測(cè)試開(kāi)發(fā);嵌入式IP內(nèi)核的測(cè)試訪(fǎng)問(wèn);芯片級(jí)的測(cè)試優(yōu)化。對(duì)于IP內(nèi)核設(shè)計(jì)者來(lái)說(shuō).他必須承擔(dān)起完全的內(nèi)核的設(shè)計(jì)，這就包括內(nèi)核的DFT和測(cè)試。而對(duì)于SoC設(shè)計(jì)者而言，他必須從內(nèi)核設(shè)計(jì)者那里得到相應(yīng)的測(cè)試方法、測(cè)試模式、測(cè)試協(xié)議、故障模型和故障覆蓋率的數(shù)據(jù)、測(cè)試圖形、診斷和失效分析的方法、DFT和DFD的結(jié)構(gòu)等信息。為了測(cè)試嵌入式內(nèi)核，相應(yīng)的DFT技術(shù)既要能夠提供內(nèi)核的測(cè)試訪(fǎng)問(wèn)機(jī)制，還要能夠在測(cè)試時(shí)隔離內(nèi)核。測(cè)試外殼就是這樣一種DFT技術(shù)，它由外殼指令寄存器、外殼單元(包括輸入、輸出和雙向)、外殼旁路寄存器、多路選擇器及其連線(xiàn)組成。整個(gè)測(cè)試外殼結(jié)構(gòu)可

18、以工作在正常工作模式、并行內(nèi)測(cè)試模式、并行外測(cè)試模式、串行內(nèi)測(cè)試模式、串行外測(cè)試模式和旁路模式。其中內(nèi)測(cè)試是對(duì)IP內(nèi)核進(jìn)行測(cè)試，外測(cè)試是對(duì)IP內(nèi)核與芯片其它部分之間的連接性的測(cè)試。目前，這項(xiàng)技術(shù)被暫定為IEEE P1500標(biāo)準(zhǔn)。隨著它的擴(kuò)展和完善，將會(huì)成為IP內(nèi)核設(shè)計(jì)者和SoC設(shè)計(jì)者共同遵守的可測(cè)性設(shè)計(jì)技術(shù)。在SoC芯片級(jí)，DFT設(shè)計(jì)者首先要對(duì)自己設(shè)計(jì)的電路做可測(cè)性設(shè)計(jì)和測(cè)試開(kāi)發(fā)，然后需要集成所有內(nèi)核和非內(nèi)核的D FT及其測(cè)試集n。在這項(xiàng)復(fù)雜的工程當(dāng)中，設(shè)計(jì)者要處理好隔離單元的間隔度;要優(yōu)化測(cè)試訪(fǎng)問(wèn)架構(gòu)(根據(jù)測(cè)試質(zhì)量、測(cè)試帶寬、芯片而積和測(cè)試代價(jià)等條件);要做好測(cè)試調(diào)度(考慮測(cè)試向量的數(shù)量、測(cè)

19、試時(shí)間、測(cè)試功耗及其分配、芯片而積等因素)，以?xún)?yōu)化測(cè)試執(zhí)行。此外，如何充分利用SoC芯片內(nèi)部的資源，設(shè)計(jì)片內(nèi)的測(cè)試激勵(lì)源和測(cè)試響應(yīng)接收器，也是DFT設(shè)計(jì)者應(yīng)當(dāng)重視的問(wèn)題。第四章 結(jié)論在ITRS , 99會(huì)議上，提出了這樣的估計(jì):到2005年，100nm的工藝、3.SGHz的時(shí)鐘、0.9-1.2V的電源將把集成電路工業(yè)帶入一個(gè)新的紀(jì)元。新的芯片缺陷和故障將給IC測(cè)試及可測(cè)性設(shè)計(jì)帶來(lái)挑戰(zhàn):噪聲、延遲、色度亮度干擾、軟錯(cuò)誤等。而隨著技術(shù)的進(jìn)步，不久的將來(lái)，集成了數(shù)字、模擬、光學(xué)、化學(xué)部件，甚至微機(jī)電系統(tǒng)的新型芯片將會(huì)問(wèn)世。相應(yīng)地，設(shè)計(jì)驗(yàn)證和制造測(cè)試將會(huì)而臨意想不到的復(fù)雜和困難，現(xiàn)在主流的可測(cè)性設(shè)計(jì)技術(shù)領(lǐng)