DDR2學(xué)習(xí)筆記

1、個(gè)人筆記整理，可能存在錯(cuò)誤，僅供參考DDR2初識(shí)1.1 基礎(chǔ)SDRAM:Synchronous Dynamic Random Access Memory，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，同步是指內(nèi)存工作需要同步時(shí)鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn)；動(dòng)態(tài)是指存儲(chǔ)陣列需要不斷的刷新來(lái)保證數(shù)據(jù)不丟失；隨機(jī)是指數(shù)據(jù)不是線性依次存儲(chǔ)，而是自由指定地址進(jìn)行數(shù)據(jù)讀寫(xiě)。DDR2第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（Double-Data-Rate Two Synchronous Dynamic Random Access Memory），雙倍速率主要體現(xiàn)在采用了在時(shí)鐘的上升延和下降延同時(shí)進(jìn)行數(shù)據(jù)傳輸?shù)幕痉绞?/p>

2、。另外，DDR2內(nèi)存核心在于其擁有兩倍于標(biāo)準(zhǔn)DDR內(nèi)存的4Bit預(yù)讀取能力，即一次將4Bit數(shù)據(jù)讀入到IO緩存中，在需要時(shí)內(nèi)存既可快速進(jìn)入處理環(huán)節(jié)，這樣減少了數(shù)據(jù)查找、等待、排隊(duì)的時(shí)間，提高效率。DDR2規(guī)格傳輸標(biāo)準(zhǔn)核心頻率總線頻率等效傳輸頻率數(shù)據(jù)傳輸率DDR2 -400PC2 3200100MHz200MHz400MHz3200MB/SDDR2 -533PC2 4300133MHz266MHz533MHz4300MB/SDDR2 -667PC2 5300166MHz333MHz667MHz5300MB/SDDR2 -800PC2 6400200MHz400MHz800MHz6400MB/SO

3、CD(Off-Chip Driver)：片外驅(qū)動(dòng)電阻調(diào)整技術(shù)。DDR2通過(guò)OCD可以提高信號(hào)的完整性。通過(guò)調(diào)整上拉(pull-up)/下拉(pull-down)的電阻值使兩者電壓相等。使用OCD通過(guò)減少DQ-DQS的傾斜來(lái)提高信號(hào)的完整性;通過(guò)控制電壓來(lái)提高信號(hào)品質(zhì)。不過(guò)，OCD技術(shù)在普通的應(yīng)用領(lǐng)域所發(fā)揮的作用并不明顯，而在服務(wù)器上使用，它的功能才能被充分發(fā)揮出來(lái)。ODT（On Die Terminator）：即內(nèi)建核心的終結(jié)電阻器。它的主要作用是能夠直接提升系統(tǒng)的穩(wěn)定性。使用DDR SDRAM的主板上面為了防止數(shù)據(jù)線終端反射信號(hào)需要大量的終結(jié)電阻。它大大增加了主板的制造成本。實(shí)際上，不同的內(nèi)

4、存模組對(duì)終結(jié)電路的要求是不一樣的，終結(jié)電阻的大小決定了數(shù)據(jù)線的信號(hào)比和反射率，終結(jié)電阻小則數(shù)據(jù)線信號(hào)反射低但是信噪比也較低;終結(jié)電阻高，則數(shù)據(jù)線的信噪比高，但是信號(hào)反射也會(huì)增加。因此主板上的終結(jié)電阻并不能非常好的匹配內(nèi)存模組，還會(huì)在一定程度上影響信號(hào)品質(zhì)?？梢愿鶕?jù)自已的特點(diǎn)內(nèi)建合適的終結(jié)電阻，這樣可以保證最佳的信號(hào)波形。簡(jiǎn)單來(lái)說(shuō)，ODT可以和內(nèi)存顆粒的“特性”相符，從而減少內(nèi)存與主板的兼容問(wèn)題的出現(xiàn)。Posted CAS（RAS緊接著CAS）：它為了解決DDR內(nèi)存中指令沖突問(wèn)題，提高DDR II內(nèi)存的利用效率而設(shè)計(jì)的功能。在Post CAS操作中，CAS信號(hào)(讀寫(xiě)/命令)能夠被插到RAS信號(hào)后

5、面的一個(gè)時(shí)鐘周期，CAS命令可以在附加延遲(Additive Latency)后面保持有效。原來(lái)的tRCD(RAS到CAS和延遲)被AL(Additive Latency)所取代，AL可以在0，1，2，3，4中進(jìn)行設(shè)置。由于CAS信號(hào)放在了RAS信號(hào)后面一個(gè)時(shí)鐘周期，因此ACT和CAS信號(hào)永遠(yuǎn)也不會(huì)產(chǎn)生沖突。不過(guò)要注意的是，Posted CAS功能的優(yōu)勢(shì)只有在那些讀寫(xiě)命令非常頻繁的運(yùn)作環(huán)境下才能體現(xiàn)，對(duì)于一般的應(yīng)用來(lái)說(shuō)，開(kāi)啟Posted CAS功能反而會(huì)降低系統(tǒng)的整體性能。DDR2數(shù)據(jù)總線位寬X4/X8/X16：區(qū)別在于DQS(數(shù)據(jù)同步)/RDQS（讀數(shù)據(jù)同步）/UDQS（高位數(shù)據(jù)同步15:0

6、）/LDQS（地位數(shù)據(jù)同步7:0）這些數(shù)據(jù)同步信號(hào)，1.2 接口端口方向功能CK，CK#input時(shí)鐘信號(hào)，差分時(shí)鐘，所有地址和控制信號(hào)都在CK的上升沿和CK#的下降沿的交叉處被鎖存；輸出數(shù)據(jù)與CK和CK#的交叉對(duì)其（雙沿輸出）。CKEinput時(shí)鐘使能，為“高”時(shí)使能內(nèi)部時(shí)鐘信號(hào)，輸入緩存。輸出驅(qū)動(dòng)；為“低”時(shí)進(jìn)入PRECHARGE、Power-Down、SELF-Refresh等模式。CS#input片選信號(hào)，低有效，為高時(shí)所有命令無(wú)效。ODTinputOn Die Termination，使能內(nèi)部終結(jié)電阻RAS#,CAS#,WE#input行選通脈沖信號(hào)，列選通脈沖信號(hào)，寫(xiě)使能信號(hào)DM(

7、UDM,LDM)input數(shù)據(jù)屏蔽信號(hào)，在寫(xiě)操作過(guò)程中，當(dāng)DM為高時(shí)，輸入數(shù)據(jù)將會(huì)被屏蔽；在讀操作過(guò)程中DM可以為高、低或者懸空BA0-BA2inputBANK地址選通信號(hào)，用于確定對(duì)哪一個(gè)BANK進(jìn)行激活、讀寫(xiě)、預(yù)充電等操作A0-A15input地址輸入信號(hào)，為ACTIVE命令提供行地址；為讀寫(xiě)命令、AUTO PERCHARGE提供列地址；A10位只在precharge命令是被采樣，當(dāng)A10為低時(shí)，對(duì)一個(gè)BANK進(jìn)行precharge操作；當(dāng)A10為高時(shí)，對(duì)所有BANK進(jìn)行precharge操作。DQinput/output數(shù)據(jù)總線DQS,DQS#(UDQS,UDQS#)(LDQS,LDQS

8、#)(RDQS,RDQS#)input/output數(shù)據(jù)總線觸發(fā)信號(hào)，讀操作是DQS為輸出，與數(shù)據(jù)邊沿對(duì)齊；寫(xiě)操作是DQS為輸入，與數(shù)據(jù)中心對(duì)齊。NC不連接VDDQsupplyDQ工作電壓：1.8V+/-0.1VVSSQsupplyDQ工作地VDDLsupplyDLL工作電壓：1.8V+/-0.1VVSSDLsupplyDLL工作地VDDsupply芯片供電電壓：1.8V+/-0.1VVSSsupply芯片供電地VREFsupply刷新參考電壓DDR2 SDRAM操作2.1DD2協(xié)議2.1.1簡(jiǎn)單狀態(tài)及2.1.2操作指令2.1.3電氣特性2.2上電和初始化過(guò)程2.2.1上電初始化過(guò)程a）上電初

9、始化必須滿足：a1）上電保持CKE低于0.2*VDDQ；ODT要處于低電平狀態(tài)（其他的管腳可以沒(méi)有定義）；電源上升沿不可以有任何翻轉(zhuǎn)，且上升沿不能大于200ms，并且要求在電壓上升沿過(guò)程中滿足VDD>VDDL>VDDQ且VDD-VDDQ<0.3V;-VDD，VDDL和VDDQ必須由同一電源芯片供電；-VTT最大只能到0.95V；-VREF時(shí)刻等于VDDQ/2。 a2）b）時(shí)鐘信號(hào)要保持穩(wěn)定；c）在電源和時(shí)鐘穩(wěn)點(diǎn)之后至少要保持200us，然后執(zhí)行NOP或Deselect取消選定命令&拉高CKE；d） 等待至少400ns然后執(zhí)行預(yù)充電所有簇命令，期間執(zhí)行NOP或Desel

10、ect（取消選定命令）；e）執(zhí)行EMRS(2)命令，（EMRS(2)命令，需要將BA0、BA2拉低，BA1拉高）；f）執(zhí)行EMRS(3)命令，（EMRS(2)命令，需要將BA2拉低，BA0、BA1拉高）；g）執(zhí)行EMRS命令激活DLL，(需要將A0拉低，BA0拉高，BA1-2拉低，A13-15，A9-7拉低)；h）執(zhí)行MRS命令實(shí)現(xiàn)DLL復(fù)位，（需要將A8拉高，BA0-2，A13-15拉低）；i）再次執(zhí)行預(yù)充電所有簇命令；j）執(zhí)行至少兩次自動(dòng)刷新命令；k）將A8拉低，執(zhí)行MSR命令對(duì)芯片進(jìn)行初始化操作（即不對(duì)DLL進(jìn)行復(fù)位下的模式寄存器設(shè)置命令）；l）從第h開(kāi)始后至少200個(gè)時(shí)鐘周期后執(zhí)行OC

11、D校準(zhǔn)命令（(Off Chip Driver impedance adjustment）；m）可以開(kāi)始執(zhí)行DDR2 SDRAM的常規(guī)操作；2.2.2模式寄存器和擴(kuò)展模式寄存器設(shè)置為了使用更加靈活，可以通過(guò)預(yù)先設(shè)置模式寄存器和擴(kuò)展模式寄存器的方法，設(shè)置DDR2 SDRAM的突發(fā)長(zhǎng)度、突發(fā)類型、CAS延時(shí)，DLL復(fù)位和禁止、寫(xiě)恢復(fù)時(shí)間長(zhǎng)度、設(shè)置驅(qū)動(dòng)電阻，ODT，附加CAS延時(shí)、OCD(片外驅(qū)動(dòng)電阻調(diào)節(jié))等。MRS和EMRS以及DLL這些命令不會(huì)影響存儲(chǔ)器陣列的內(nèi)容，所以上電后任意時(shí)間執(zhí)行初始化操作都可以。2.2.2.1模式寄存器設(shè)定 模式寄存器中的數(shù)據(jù)控制DDR2 SDRAM的操作模式，默認(rèn)值沒(méi)有

12、被定義，通過(guò)拉低CS、RAS、CAS、WE和BA0-1計(jì)入模式寄存器設(shè)置模式（MRS）。在寫(xiě)模式寄存器之前必須對(duì)所有簇進(jìn)行預(yù)充電，并且命令保持的時(shí)間必須滿足tMRD（查表大于等于2個(gè)時(shí)鐘周期）。以下是各參數(shù)具體設(shè)置的內(nèi)容：2.2.2.2擴(kuò)展寄存器設(shè)定EMRS(1)擴(kuò)展模式寄存器（1）設(shè)置激活或禁止DLL的控制信息，輸出驅(qū)動(dòng)強(qiáng)度，ODT（內(nèi)部終結(jié)電阻）值和附加延時(shí)等。擴(kuò)展寄存器（1）的默認(rèn)值也沒(méi)有被定義，通過(guò)拉低CS、RAS、CAS、WE、BA1和拉高BA0進(jìn)入設(shè)置。DLL（延遲鎖相環(huán)）激活與禁止優(yōu)勢(shì)在于可以做到很高精度，可以排除溫度、電壓變化帶來(lái)的影響，使得skew 可以作得很小，而且可以調(diào)整

13、時(shí)鐘占空比。對(duì)通常的操作，DLL必須被激活。在上電初始化過(guò)程中，必須激活DLL,在開(kāi)始正常操作時(shí)，要先關(guān)閉DLL。在進(jìn)入自我刷新操作時(shí)，DLL會(huì)被自動(dòng)禁止，當(dāng)結(jié)束自我刷新時(shí)，DLL會(huì)被自動(dòng)激活。一旦DLL被激活（隨之將復(fù)位），為了使外部時(shí)鐘和內(nèi)部始終達(dá)到同步，在發(fā)布讀命令之前必須至少要過(guò)200個(gè)時(shí)鐘周期。沒(méi)有等待同步可能會(huì)導(dǎo)致tAC或tDQSCK參數(shù)錯(cuò)誤。EMRS(2)擴(kuò)展模式寄存器(2)控制著刷新和相關(guān)的特性。擴(kuò)展模式寄存器(2)的默認(rèn)值沒(méi)有被定義,因此在上電后，必須按規(guī)定的時(shí)序?qū)MRS(2)進(jìn)行設(shè)定。通過(guò)拉低CS,RAS,CAS,WE,置高BA1拉低BA0來(lái)發(fā)布EMRS（2）的設(shè)定命令。

14、2.2.3片外驅(qū)動(dòng)電阻（OCD）調(diào)整DDR2 SDRAM支持驅(qū)動(dòng)校準(zhǔn)特性，調(diào)整的流程如下圖所示。每執(zhí)行一次校準(zhǔn)命令，都要在之后緊跟著“OCD校準(zhǔn)模式結(jié)束”命令，之后才可以發(fā)布其它的命令。在進(jìn)行OCD電阻調(diào)整之前必須要設(shè)置MRS.并且根據(jù)系統(tǒng)的環(huán)境，要小心控制ODT (終結(jié)電阻)。2.2.4片內(nèi)終結(jié)電阻（ODT）的激活或禁止終結(jié)電阻（ODT）是DDR2 SDRAM的一個(gè)特點(diǎn)，目的是為了提高存儲(chǔ)通道信號(hào)完整性，允許獨(dú)立的打開(kāi)或者關(guān)閉DQ、DQS、RDQS、DM等數(shù)據(jù)總線傳輸信號(hào)的片內(nèi)終結(jié)電阻。ODT管腳與EMR控制開(kāi)關(guān)打開(kāi)不同的組合產(chǎn)生相應(yīng)的阻值。圖中每個(gè)電阻300歐姆，標(biāo)準(zhǔn)要求ODT電阻提供50

15、/75/150歐姆的電阻。2.3簇激活命令在時(shí)鐘上升沿時(shí)保持CAS#、WE#為高，CS#、RAS#為低即可發(fā)布簇激活命令，其中BA0和BA1為要激活的簇地址，行地址A0-A13決定要激活該簇的那些行。BANK被激活后才能正常的進(jìn)行讀寫(xiě)操作。2.4讀寫(xiě)操作Bank激活后，讀寫(xiě)周期就可以開(kāi)始執(zhí)行了。突發(fā)讀寫(xiě)DDR2允許執(zhí)行突發(fā)讀寫(xiě)操作，突發(fā)長(zhǎng)度有MRS寄存器的值決定。讀中斷DDR2允許突發(fā)長(zhǎng)度為8的模式下的讀操作被另一個(gè)讀操作中斷，其他任何命令不能中斷突發(fā)讀操作。寫(xiě)掩碼操作      DQM就是掩碼控制位，在sdram中每個(gè)DQM控制8bit Data。在讀操作的時(shí)候

16、沒(méi)什么大的影響，比如讀32位的sdram module，但只要其中低8bit的數(shù)據(jù)，沒(méi)有關(guān)系，只要讀出32bit數(shù)據(jù)，再在軟件里將高24位bit和0“與”就可以了，有沒(méi)有DQM關(guān)系不大。但在執(zhí)行寫(xiě)操作時(shí)。如果沒(méi)有DQM就麻煩了，可能在軟件上是寫(xiě)一個(gè)8bit數(shù)據(jù)，但實(shí)際上32根數(shù)據(jù)線是物理上連接到SDRAM的，只要WR信號(hào)一出現(xiàn)，這32位就會(huì)寫(xiě)sdram中去，高24bit數(shù)據(jù)就會(huì)被覆蓋。通過(guò)使用DQM就可以將其對(duì)應(yīng)的8bit屏蔽，不會(huì)因?yàn)閷?xiě)操作而覆蓋數(shù)據(jù)了。2.5預(yù)充電操作預(yù)充電命令用于對(duì)某一個(gè)BANK進(jìn)行預(yù)充電，或者關(guān)閉某一個(gè)激活的BANK準(zhǔn)備對(duì)另外一個(gè)BANK進(jìn)行讀寫(xiě)操作。2.6自動(dòng)預(yù)充電當(dāng)

17、對(duì)一個(gè)已經(jīng)激活的BNAK的新的一行進(jìn)行讀寫(xiě)時(shí)，必須執(zhí)行預(yù)充電或者自動(dòng)預(yù)充電命令，預(yù)充電和自動(dòng)預(yù)充電的區(qū)別在于，發(fā)布讀寫(xiě)命令的時(shí)候A10的狀態(tài)，如果A10為低則執(zhí)行常用的讀寫(xiě)操作，如果A10為高則執(zhí)行帶有自動(dòng)預(yù)充電的讀寫(xiě)操作2.7自動(dòng)刷新（Auto -rf）與自刷新（self-rf）命令 自動(dòng)刷新就是每隔固定的時(shí)間對(duì)DDR2的進(jìn)行一次刷新，周而復(fù)始的循環(huán)刷新。在執(zhí)行刷新前所有的BANK都要被預(yù)充電且至少保持tRP處于空閑。當(dāng)開(kāi)始執(zhí)行刷新命令后，芯片內(nèi)部的地址計(jì)數(shù)器提供地址，不需要外部提供地址。自刷新是當(dāng)系統(tǒng)其他部分?jǐn)嚯姾螅运⑿旅钣脕?lái)維持?jǐn)?shù)據(jù)，在自刷新模式中，DDR2無(wú)需外部時(shí)鐘就可以維持?jǐn)?shù)據(jù)

18、2.8下電 CKE為低時(shí)，DDR2進(jìn)入下電模式。當(dāng)執(zhí)行模式寄存器或者擴(kuò)展模式寄存器，以及讀寫(xiě)操作時(shí)CKE不能為低，其他操作，如行激活、預(yù)充電、自動(dòng)預(yù)充電、刷新時(shí)，CKE可以為低。DDR2 控制器3.1控制器原理概述如下圖，DDR2控制器與DDR-PHY使用同步時(shí)鐘，其中同步時(shí)鐘最好產(chǎn)生于PLL；DDR PHY Interface (DFI)即DDR2內(nèi)存與控制器的物理層接口；控制器設(shè)計(jì)包括圖像左側(cè)的用戶接口以及總線仲裁器，右側(cè)為產(chǎn)生符合DDR2時(shí)序的core logic。 3.2系統(tǒng)同步我們可以看到DDR2控制器與DDR2內(nèi)存組成的系統(tǒng)是一個(gè)同步設(shè)計(jì)，綜合時(shí)需要針對(duì)CK,CKE與CMD信號(hào)、ADD信號(hào)、DATA信號(hào)進(jìn)行同步約束；另外，在高速頻率工作的情況下，信號(hào)從控制器到達(dá)DDR2的延時(shí)可能需要一整個(gè)時(shí)鐘周期或者更多。所以在控制器設(shè)計(jì)與系統(tǒng)實(shí)現(xiàn)上面臨也很大挑戰(zhàn)，下面介紹一種延時(shí)門時(shí)鐘電路設(shè)計(jì)和系統(tǒng)布局設(shè)計(jì)。如下圖延時(shí)門時(shí)候電路是在調(diào)節(jié)讀操作時(shí)的DQS（數(shù)據(jù)同步）信號(hào)，將pad_gate_open_out與pad_gate_open_in在控制器外部相連形成ddr_gate_open_delayed信號(hào)，將ddr_ga