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文檔簡介

1、ASIC第一次作業(yè)1.如圖所示為基于傳輸門結(jié)構(gòu)的D觸發(fā)器，該D觸發(fā)器帶有異步高電平復(fù)位。54321根據(jù)上圖設(shè)計電路網(wǎng)表，網(wǎng)表文件見附件1，用HSPICE 仿真驗(yàn)證該D觸發(fā)器功能的正確性，得到波形如下圖所示。2. 根據(jù)題意，我們將兩個D觸發(fā)器級聯(lián)，從而可以滿足題目要求的負(fù)載。級聯(lián)后用HSPICE 仿真驗(yàn)證該D觸發(fā)器功能的正確性，網(wǎng)表見附件2，得到波形如下圖所示。建立時間和傳輸時間的仿真：一般減小寄存器數(shù)據(jù)到clock的時間不會使輸出立刻出錯，但它會使輸出延時增大，所以寄存器的建立時間和保持時間定義成相對tcq 增大一個固定百分比時（一般為 5%），數(shù)據(jù)時鐘的時間差。我們對D輸入的信號進(jìn)行掃描，使

2、它逐漸接近始終信號CLK。從而在輸入端Q上可以看到會產(chǎn)生一系列不同的延時。仿真波形如下圖所示：從上圖中可以看出傳輸時間=15.901ns-15.05ns=0.85ns，從而使傳輸時間增大5%的時間對應(yīng)圖上所示的Q的綠色曲線，對應(yīng)于D輸入信號的藍(lán)色曲線，從而可以得出建立時間為=0.3ns。保持時間的仿真：保持時間定義為當(dāng)時鐘上升沿來之后D需穩(wěn)定一段時間才能使Q正確輸出，從而可以設(shè)計網(wǎng)表掃描D信號，仿真波形如圖所示，網(wǎng)表見附件3：從圖中可以得到保持時間為=0.2ns。3.由于建立時間與D觸發(fā)器的前半部分電路有關(guān)，即master部分，所以主要優(yōu)化master部分電路的晶體管尺寸。我我們適當(dāng)?shù)母淖兙w管尺寸，可得到下列波形，網(wǎng)表見附件4。優(yōu)化后建立時間為=0.25ns。4.當(dāng)Q端接負(fù)載的時候，傳輸延時

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