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文檔簡介
1、計算機組成實驗報告計算機66熊鵬飛2160500151實驗十 基于MIPS指令集的CPU設(shè)計一、實驗?zāi)康?. 綜合運用Verilog進行復(fù)雜系統(tǒng)設(shè)計。2. 深刻理解計算機系統(tǒng)硬件原理。二、實驗內(nèi)容1. 設(shè)計一個基于MIPS指令集的CPU。2. CPU需要包含寄存器組、RAM模塊、ALU模塊、指令譯碼模塊。3. 該CPU能運行基本的匯編指令。4. 實現(xiàn)cache,流水線或其他現(xiàn)代CPU的高級功能(加分項)三、實驗要求1. 分析各模塊的的程序結(jié)構(gòu),畫出其流程圖。單周期CPU指的是一條指令的執(zhí)行在一個時鐘周期內(nèi)完成,然后開始下一條指令的執(zhí)行,即一條指令用一個時鐘周期完成。電平從低到高變化的瞬間稱為時
2、鐘上升沿,兩個相鄰時鐘上升沿之間的時間間隔稱為一個時鐘周期。 CPU在處理指令時,一般需要經(jīng)過以下幾個步驟: (1) 取指令(IF):根據(jù)程序計數(shù)器PC中的指令地址,從存儲器中取出一條指令,同時,PC根據(jù)指令字長度自動遞增產(chǎn)生下一條指令所需要的指令地址,但遇到“地址轉(zhuǎn)移”指令時,則控制器把“轉(zhuǎn)移地址”送入PC,當(dāng)然得到的“地址”需要做些變換才送入PC。 (2) 指令譯碼(ID):對取指令操作中得到的指令進行分析并譯碼,確定這條指令需要完成的操作,從而產(chǎn)生相應(yīng)的操作控制信號,用于驅(qū)動執(zhí)行狀態(tài)中的各種操作。 (3) 指令執(zhí)行(EXE):根據(jù)指令譯碼得到的操作
3、控制信號,具體地執(zhí)行指令動作,然后轉(zhuǎn)移到結(jié)果寫回狀態(tài)。 (4) 存儲器訪問(MEM):所有需要訪問存儲器的操作都將在這個步驟中執(zhí)行,該步驟給出存儲器的數(shù)據(jù)地址,把數(shù)據(jù)寫入到存儲器中數(shù)據(jù)地址所指定的存儲單元或者從存儲器中得到數(shù)據(jù)地址單元中的數(shù)據(jù)。 (5) 結(jié)果寫回(WB):指令執(zhí)行的結(jié)果或者訪問存儲器中得到的數(shù)據(jù)寫回相應(yīng)的目的寄存器中。 單周期CPU,是在一個時鐘周期內(nèi)完成這五個階段的處理。2. 畫出模塊的電路圖。3. 分析電路的仿真波形,標(biāo)出關(guān)鍵的數(shù)值。4. 記錄設(shè)計和調(diào)試過程。1. wire和reg是什么意思? 在verilog里面,變量有wire和reg兩種類
4、型,wire類型意為線,它不可儲存中間結(jié)果,通過輸入得出輸出,類似純函數(shù),只要輸入變化,輸出立即變化,如果沒有輸入,自然就沒有輸出。reg類型意為寄存器,它可以賦初值,可以儲存中間結(jié)果,只有當(dāng)滿足某種條件時(比如時鐘上升沿),它才會變化,其他時間會一直保持最后一次變化的值。2. 指令怎么來? 在IM組件和RW組件分別開兩個寄存器數(shù)組,用來模擬指令內(nèi)存和數(shù)據(jù)內(nèi)存,通過文件讀取,從test.txt(test文件夾中)讀指令到IM的指令內(nèi)存(從0開始),IM組件通過輸入的IAddr(數(shù)組地址下標(biāo)),得到相應(yīng)的指令。3. 指令怎么變化? 在PC端,有兩個外部輸入:CLK和Reset。其中PC內(nèi)部有指令
5、寄存器,每次CLK上升沿觸發(fā)后,會改成新的指令,同時,當(dāng)Reset=1時,指令寄存器也會置0。4. 模塊和模塊間怎么連接? 此時,需要一個頂層模塊,相當(dāng)于main函數(shù),它會根據(jù)數(shù)據(jù)通路圖,將一些下層模塊的輸出,連接到另一些下層模塊的輸入中。5. 寫好的cpu怎么運行? 需要在頂層模塊再添加一個測試文件,測試文件提供外部輸入(CLK和Reset),然后模塊就會自動運行得到相應(yīng)的仿真結(jié)果。四、實驗代碼及結(jié)果1. PC:CLK上升沿觸發(fā),更改指令地址timescale 1ns / 1ps/ Company: / Engineer: / / Create Date: 23:43:40 05/02/20
6、17 / Design Name: / Module Name: PC / Project Name: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module PC( input CLK, / 時鐘 input Reset, / 重置信號 input PCWre, / PC是否更改,如果為0,PC不更改 input 31:0 newAddress, / 新指令 output
7、reg31:0 currentAddress / 當(dāng)前指令 ); initial begin currentAddress <= 0; / 非阻塞賦值 end always(posedge CLK or posedge Reset) begin if (Reset = 1) currentAddress <= 0; / 如果重置,賦值為0 else begin if (PCWre) currentAddress <= newAddress; else currentAddress <= currentAddress; end endendmodule輸入:CLK,Res
8、et,PCWre,newAddress 輸出:currentAddress 解釋:由于指令地址存儲在寄存器里,一開始需要賦currentAddress為0。Reset是重置信號,當(dāng)為1時,指令寄存器地址重置。PCWre的作用為保留現(xiàn)場,如果PCWre為0,指令地址不變。2. InstructionMemory:儲存指令,分割指令timescale 1ns / 1ps/ Company: / Engineer: / / Create Date: 00:10:27 05/03/2017 / Design Name: / Module Name: IM / Project Nam
9、e: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module InstructionMemory( input InsMemRW, / 讀寫控制信號,1為寫,0位讀 input 31:0 IAddr, / 指令地址輸入入口 /input IDataIn, / 沒用到 output 5:0 op, output 4:0 rs, output 4:0 rt, output 4:0
10、 rd, output 15:0 immediate / 指令代碼分時段輸出 ); reg7:0 mem0:63; / 新建一個32位的數(shù)組用于儲存指令 initial begin $readmemb("test/test.txt", mem); /讀取測試文檔中的指令 end / 從地址取值,然后輸出 assign op = memIAddr7:2; assign rs4:3 = memIAddr1:0; assign rs2:0 = memIAddr + 17:5; assign rt = memIAddr + 14:0; assign rd = memIAddr +
11、27:3; assign immediate15:8 = memIAddr + 2; assign immediate7:0 = memIAddr + 3;endmodule輸入:InsMenRW,IAddr 輸出:op,rs,rt,rd,immediate 解釋:該部分為指令寄存器,通過一個64大小的8位寄存器數(shù)組來保存從文件輸入的全部指令。然后通過輸入的地址,找到相應(yīng)的指令,并分割成op,rs,rt,rd,immediate輸出。(由于寄存器地址+4,所以不用右移變換成真正的地址)3.RegisterFile:儲存寄存器組,并根據(jù)地址對寄存器組進行讀寫timescale
12、 1ns / 1ps/ Company: / Engineer: / / Create Date: 01:07:13 05/03/2017 / Design Name: / Module Name: RF / Project Name: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module RegisterFile( input CLK, / 時鐘 input RegWre
13、, / 寫使能信號,為1時,在時鐘上升沿寫入 input 4:0 rs, / rs寄存器地址輸入端口 input 4:0 rt, / rt寄存器地址輸入端口 input 4:0 WriteReg, / 將數(shù)據(jù)寫入的寄存器端口,其地址來源rt或rd字段 input 31:0 WriteData, / 寫入寄存器的數(shù)據(jù)輸入端口 output 31:0 ReadData1, / rs寄存器數(shù)據(jù)輸出端口 output 31:0 ReadData2 / rt寄存器數(shù)據(jù)輸出端口 ); reg 31:0 register0:15; / 新建16個寄存器,用于操作 / 初始時,將32個寄存器全部賦值為0 in
14、teger i; initial begin for(i = 0; i < 16; i = i + 1) registeri <= 0; end / 讀寄存器 assign ReadData1 = registerrs; assign ReadData2 = registerrt; / 寫寄存器 always(negedge CLK) begin / 如果寄存器不為0,并且RegWre為真,寫入數(shù)據(jù) if (RegWre && WriteReg != 0) registerWriteReg = WriteData; end endmodule輸入:CLK,RegWr
15、e,rs,rt,WriteReg,WriteData 輸出:ReadData1,ReadData2 解釋:該部分為寄存器讀寫單元,RegWre的作用是控制寄存器是否寫入。同上,通過一個16大小的32位寄存器數(shù)組來模擬寄存器,開始時全部置0。通過訪問寄存器的地址,來獲取寄存器里面的值,并進行操作。(PS:由于$0恒為0,所以寫入寄存器的地址不能為0)4.ALU(算術(shù)邏輯單元):用于邏輯指令計算和跳轉(zhuǎn)指令比較timescale 1ns / 1ps/ Company: / Engineer: / / Create Date: 01:54:18 05/03/2017 / Desig
16、n Name: / Module Name: ALU / Project Name: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module ALU( input 2:0 ALUOp, / ALU操作控制 input 31:0 A, / 輸入1 input 31:0 B, / 輸入2 output reg zero, / 運算結(jié)果result的標(biāo)志,result為0輸出1,否
17、則輸出0 output reg 31:0 result / ALU運算結(jié)果 ); / 進行ALU計算 always(*) begin / 進行運算 case (ALUOp) 3'b000 : result = A + B; / 加法 3'b001 : result = A - B; / 減法 3'b010 : result = B - A; / 減法 3'b011 : result = A | B; / 或 3'b100 : result = A & B; / 與 3'b101 : result = A & B; / A非與B 3
18、'b110 : result = A B; / 異或 3'b111 : result = A B; / 同或 default : result = 0; endcase / 設(shè)置zero if (result) zero = 0; else zero = 1; endendmodule輸入:ALUOp,A,B 輸出:zero,result 解釋:ALUOp用于控制算數(shù)的類型,AB為輸入數(shù),result為運算結(jié)果,zero主要用于beq和bne指令的判斷。5.SignZeroExtend:用于immediate的擴展timescale 1ns / 1ps/ C
19、ompany: / Engineer: / / Create Date: 00:58:20 05/03/2017 / Design Name: / Module Name: EX / Project Name: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created/ Additional Comments: /module SignZeroExtend( input ExtSel, / 控制補位,如果為1,進行符號擴展,如果為0,全
20、補0 input 15:0 immediate, / 16位立即數(shù) output 31:0 extendImmediate / 輸出的32位立即數(shù) ); / 進行擴展 assign extendImmediate15:0 = immediate; assign extendImmediate31:16 = ExtSel ? (immediate15 ? 16'hffff : 16'h0000) : 16'h0000;endmodule輸入:ExtSel,immediate 輸出:extendImmediate 解釋:比較簡單的一個模塊。ExtSel為
21、控制補位信號。判斷后,將extendImmediate的前16位全補1或0即可。6.DataMemory:用于內(nèi)存存儲,內(nèi)存讀寫timescale 1ns / 1ps/ Company: / Engineer: / / Create Date: 01:37:40 05/03/2017 / Design Name: / Module Name: DM / Project Name: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Revision 0.01 - File Created
22、/ Additional Comments: /module DataMemory( input DataMemRW, / 數(shù)據(jù)存儲器讀寫控制信號,為1寫,為0讀 input 31:0 DAddr, / 數(shù)據(jù)存儲器地址輸入端口 input 31:0 DataIn, / 數(shù)據(jù)存儲器數(shù)據(jù)輸入端口 output reg 31:0 DataOut / 數(shù)據(jù)存儲器數(shù)據(jù)輸出端口 ); / 模擬內(nèi)存,以8位為一字節(jié)存儲,共64字節(jié) reg 7:0 memory0:63; / 初始賦值 integer i; initial begin for (i = 0; i < 64; i = i + 1) mem
23、oryi <= 0; end / 讀寫內(nèi)存 always(DAddr) begin end always(DAddr or DataIn) begin / 寫內(nèi)存 if (DataMemRW) begin memoryDAddr <= DataIn31:24; memoryDAddr + 1 <= DataIn23:16; memoryDAddr + 2 <= DataIn15:8; memoryDAddr + 3 <= DataIn7:0; end / 讀內(nèi)存 else begin DataOut31:24 <= memoryDAddr; DataOut2
24、3:16 <= memoryDAddr + 1; DataOut15:8 <= memoryDAddr + 2; DataOut7:0 <= memoryDAddr + 3; end endendmodule輸入:DataMenRW,DAddr,DataIn 輸出:DataOut 解釋:該部分控制內(nèi)存存儲。同上,用64大小的8位寄存器數(shù)組模擬內(nèi)存(內(nèi)存小主要是因為編譯快),內(nèi)存部分采用小端模式。DataMenRW控制內(nèi)存讀寫。由于指令為真實地址,所以不需要*4。7.Multiplexer:5線和32線二路選擇器 module Multiplexer5( i
25、nput control, input 4:0 in1, input 4:0 in0, output 4:0 out ); / 5線多路選擇器 assign out = control ? in1 : in0;Endmodulemodule Multiplexer32( input control, input 31:0 in1, input 31:0 in0, output 31:0 out ); / 32線多路選擇器 assign out = control ? in1 : in0;endmodule輸入:control,in1,in0 輸出:out 解釋:多路選擇器,
26、不用過多解釋。8.最重要的ControlUnit:控制信號模塊,通過解析op得到該指令的各種控制信號首先,需要得到控制信號表: 通過信號控制表,可以很輕松的寫控制模塊。timescale 1ns / 1ps/ Company: / Engineer: / / Create Date: 02:11:08 05/03/2017 / Design Name: / Module Name: CU / Project Name: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / Rev
27、ision 0.01 - File Created/ Additional Comments: /module ControlUnit( input 5:0 op, / op操作符 input zero, / ALU的zero輸出 / 一堆控制信號 output reg PCSrc, / 多路選擇器 output reg PCWre, / (PC)PC是否更改,如果為0,PC不更改 output reg ALUSrcB, / 多路選擇器 output reg ALUM2Reg, / 多路選擇器 output reg RegWre, / (RF)寫使能信號,為1時,在時鐘上升沿寫入 output
28、 reg InsMemRW, / (IM)讀寫控制信號,1為寫,0位讀 output reg DataMemRW, / (DM)數(shù)據(jù)存儲器讀寫控制信號,為1寫,為0讀 output reg ExtSel, / (EXT)控制補位,如果為1,進行符號擴展,如果為0,全補0 output reg RegOut, / 多路選擇器 output reg 2:0 ALUOp / (ALU)ALU操作控制 ); / 進行各種賦值 initial begin ExtSel = 0; PCWre = 1; InsMemRW = 1; RegOut = 1; RegWre = 0; ALUOp = 0; PCS
29、rc = 0; ALUSrcB = 0; DataMemRW = 0; ALUM2Reg = 0; end always(op or zero) begin case(op) / add 6'b000000: begin /以下都是控制單元產(chǎn)生的控制信號 PCWre = 1; ALUSrcB = 0; ALUM2Reg = 0; RegWre = 1; InsMemRW = 1; DataMemRW = 0; ExtSel = 0; PCSrc = 0; RegOut = 1; ALUOp = 000; end / addi 6'b000001: begin /以下都是控制單元
30、產(chǎn)生的控制信號 PCWre = 1; ALUSrcB = 1; ALUM2Reg = 0; RegWre = 1; InsMemRW = 1; DataMemRW = 0; ExtSel = 1; PCSrc = 0; RegOut = 0; ALUOp = 000; end / sub 6'b000010: begin /以下都是控制單元產(chǎn)生的控制信號 PCWre = 1; ALUSrcB = 0; ALUM2Reg = 0; RegWre = 1; InsMemRW = 1; DataMemRW = 0; ExtSel = 0; PCSrc = 0; RegOut = 1; ALU
31、Op = 001; end / ori 6'b010000: begin /以下都是控制單元產(chǎn)生的控制信號 PCWre = 1; ALUSrcB = 1; ALUM2Reg = 0; RegWre = 1; InsMemRW = 1; DataMemRW = 0; ExtSel = 0; PCSrc = 0; RegOut = 0; ALUOp = 011; end / and 6'b010001: begin /以下都是控制單元產(chǎn)生的控制信號 PCWre = 1; ALUSrcB = 0; ALUM2Reg = 0; RegWre = 1; InsMemRW = 1; Dat
32、aMemRW = 0; ExtSel = 0; PCSrc = 0; RegOut = 1; ALUOp = 100; end / or 6'b010010: begin /以下都是控制單元產(chǎn)生的控制信號 PCWre = 1; ALUSrcB = 0; ALUM2Reg = 0; RegWre = 1; InsMemRW = 1; DataMemRW = 0; ExtSel = 0; PCSrc = 0; RegOut = 1; ALUOp = 011; end / move 6'b100000: begin /以下都是控制單元產(chǎn)生的控制信號 PCWre = 1; ALUSrc
33、B = 0; ALUM2Reg = 0; RegWre = 1; InsMemRW = 1; DataMemRW = 0; ExtSel = 0; PCSrc = 0; RegOut = 1; ALUOp = 000; end / sw 6'b100110: begin /以下都是控制單元產(chǎn)生的控制信號 PCWre = 1; ALUSrcB = 1; ALUM2Reg = 0; RegWre = 0; InsMemRW = 1; DataMemRW = 1; ExtSel = 1; PCSrc = 0; RegOut = 0; ALUOp = 000; end / lw 6'b
34、100111: begin /以下都是控制單元產(chǎn)生的控制信號 PCWre = 1; ALUSrcB = 1; ALUM2Reg = 1; RegWre = 1; InsMemRW = 1; DataMemRW = 0; ExtSel = 1; PCSrc = 0; RegOut = 0; ALUOp = 000; end / beq 6'b110000: begin /以下都是控制單元產(chǎn)生的控制信號 if (zero) begin PCSrc = 1; end else begin PCSrc = 0; end ALUM2Reg = 0; PCWre = 1; ALUSrcB = 0;
35、 RegWre = 0; InsMemRW = 1; DataMemRW = 0; ExtSel = 1; RegOut = 0; ALUOp = 001; end / halt 6'b111111: begin /以下都是控制單元產(chǎn)生的控制信號 PCWre = 0; ALUSrcB = 0; ALUM2Reg = 0; RegWre = 0; InsMemRW = 0; DataMemRW = 0; ExtSel = 0; PCSrc = 0; RegOut = 0; ALUOp = 000; end endcase endendmodule輸入:op,zero 輸出:各類
36、控制信號 解釋:通過上表,可以將每個指令case到相應(yīng)的控制信號上。然后,通過頂層模塊,調(diào)用下層模塊并將它們輸入輸出連在一起:SingleCPU:頂層連接模塊timescale 1ns / 1ps/ Company: / Engineer: / / Create Date: 23:43:17 05/02/2017 / Design Name: / Module Name: SingleCPU / Project Name: / Target Devices: / Tool versions: / Description: / Dependencies: / Revision: / R
37、evision 0.01 - File Created/ Additional Comments: /module SingleCPU( input CLK, input Reset, output 5:0 op, output 4:0 rs, output 4:0 rt, output 4:0 rd, output 15:0 immediate, output 31:0 ReadData1, output 31:0 ReadData2, output 31:0 WriteData, output 31:0 DataOut, output 31:0 currentAddress, output
38、 31:0 result ); / 各種臨時變量 wire 2:0 ALUOp; wire 31:0 B, newAddress; wire 31:0 currentAddress_4, extendImmediate, currentAddress_immediate; wire 4:0 WriteReg; wire zero, PCSrc, PCWre, ALUSrcB, ALUM2Reg, RegWre, InsMemRW, DataMemRW, ExtSel, RegOut; /*module ControlUnit( input 5:0 op, / op操作符 input zero,
39、 / ALU的zero輸出 / 一堆控制信號 output PCSrc, / 多路選擇器 output PCWre, / (PC)PC是否更改,如果為0,PC不更改 output ALUSrcB, / 多路選擇器 output ALUM2Reg, / 多路選擇器 output RegWre, / (RF)寫使能信號,為1時,在時鐘上升沿寫入 output InsMemRW, / (IM)讀寫控制信號,1為寫,0位讀 output DataMemRW, / (DM)數(shù)據(jù)存儲器讀寫控制信號,為1寫,為0讀 output ExtSel, / (EXT)控制補位,如果為1,進行符號擴展,如果為0,全補0 output RegOut, / 多路選擇器 output 2:0 ALUOp / (ALU)ALU操作控制 );*/ ControlUnit cu(op, zero, PCSrc, PCWre, ALUSrcB
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