第6章輸入輸出和中斷

1、第6章輸入輸出和中斷進(jìn)行地址譯碼或設(shè)備選擇，以便使進(jìn)行地址譯碼或設(shè)備選擇，以便使CPU能與某一指定的外部能與某一指定的外部設(shè)備通訊；設(shè)備通訊；狀態(tài)信息的應(yīng)答，以協(xié)調(diào)數(shù)據(jù)傳送之前的準(zhǔn)備工作；狀態(tài)信息的應(yīng)答，以協(xié)調(diào)數(shù)據(jù)傳送之前的準(zhǔn)備工作；進(jìn)行中斷管理，提供中斷信號(hào)；進(jìn)行中斷管理，提供中斷信號(hào)；進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換，如正負(fù)邏輯轉(zhuǎn)換，串行與并行數(shù)據(jù)轉(zhuǎn)換進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換，如正負(fù)邏輯轉(zhuǎn)換，串行與并行數(shù)據(jù)轉(zhuǎn)換等；等；進(jìn)行電平轉(zhuǎn)換，如進(jìn)行電平轉(zhuǎn)換，如TTL電平與電平與MOS電平間的轉(zhuǎn)換；電平間的轉(zhuǎn)換；協(xié)調(diào)速度，如采用鎖存、緩沖、驅(qū)動(dòng)等；協(xié)調(diào)速度，如采用鎖存、緩沖、驅(qū)動(dòng)等；時(shí)序控制，提供實(shí)時(shí)時(shí)鐘信號(hào)。時(shí)序控制，提供

2、實(shí)時(shí)時(shí)鐘信號(hào)。 數(shù)據(jù)與狀態(tài)必須有不同的端口分別輸入至數(shù)據(jù)與狀態(tài)必須有不同的端口分別輸入至CPU數(shù)據(jù)總線。數(shù)據(jù)總線。讀入數(shù)據(jù)命令使?fàn)顟B(tài)信息清讀入數(shù)據(jù)命令使?fàn)顟B(tài)信息清0，為下次輸入新數(shù)據(jù)做準(zhǔn)備。，為下次輸入新數(shù)據(jù)做準(zhǔn)備。 外設(shè)通過(guò)接口將中斷類型號(hào)外設(shè)通過(guò)接口將中斷類型號(hào)n放在數(shù)據(jù)放在數(shù)據(jù)總線上，總線上，CPU對(duì)對(duì)n乘以乘以4得到指向入口得到指向入口地址的首字節(jié)地址的首字節(jié); 4n和和4n+1單元中存放的是入口的偏移單元中存放的是入口的偏移地址，地址，4n+2和和4n+3單元中存放的是入單元中存放的是入口的段地址?？诘亩蔚刂?。 內(nèi)部中斷由一條內(nèi)部中斷由一條INT n指令直接產(chǎn)生。指令直接產(chǎn)生。 除單步中斷外，所有內(nèi)部中斷都不能被屏蔽。除單步中斷外，所有內(nèi)部中斷都不能被屏蔽。 所有內(nèi)部中斷都沒(méi)有中斷響應(yīng)總線周期，因?yàn)閮?nèi)部中斷不必所有內(nèi)部中斷都沒(méi)有中斷響應(yīng)總線周期，因?yàn)閮?nèi)部中斷不必通過(guò)查詢外部來(lái)獲得中斷類型號(hào)。通過(guò)查詢外部來(lái)獲得中斷類型號(hào)。 除單步中斷外，所有內(nèi)部中斷優(yōu)先權(quán)比外部中斷優(yōu)先權(quán)高。除單步中斷外，所有內(nèi)部中斷優(yōu)先權(quán)比外部中斷優(yōu)先權(quán)高。 單步中斷是逐條地跟蹤調(diào)試，而斷點(diǎn)中斷單步中斷是逐條地跟蹤調(diào)試，而斷點(diǎn)中斷 INT 3 是逐段地調(diào)是逐段地調(diào)試，它們均可用中斷服