UG388翻譯Chapter 4參考模板

1、Spartan-6存儲器控制器用戶手冊 UG388Chapter 4MCB Operation啟動順序 校準(zhǔn) 指令 尋址 命令路徑的時序 寫時序路徑 讀取路徑的時序 內(nèi)存交易 自刷新 暫停 字節(jié)地址到內(nèi)存地址轉(zhuǎn)換 交易訂貨和一致性啟動順序圖4-1顯示了MCB的啟動過程。后在FPGA已經(jīng)完全 配置和PLL提供的系統(tǒng)時鐘鎖定，一些初始化 并通過MCB自動進(jìn)行校準(zhǔn)步驟，準(zhǔn)備進(jìn)行正常的 操作。FPGA配置及PLL鎖定 第1階段校準(zhǔn)輸入端接 存儲設(shè)備模式寄存器加載 第2階段校準(zhǔn)DQS居中 開始正常運行 第3階段 連續(xù)校準(zhǔn)調(diào)整DQS關(guān)于關(guān)圖4-1 的注：1。軟校準(zhǔn)模塊實現(xiàn)階段1，2的一些方面，與3的 校準(zhǔn)

2、。 2。 MCB的硬校準(zhǔn)邏輯不執(zhí)行單獨的逐比特去歪斜DQ數(shù)據(jù)總線。按照PCB布局考量的準(zhǔn)則，第40頁，以確保DQ / DQS電路板走線的長度正確匹配。 1 / 17（1）第一個主要的操作是校準(zhǔn)的第一階段。在該步驟中，軟校準(zhǔn)模塊測量RZQ引腳的外部電阻器的值，以確定若干預(yù)先定義的MCB標(biāo)簽（例如，DQ總線）所需的片上輸入端接值。僅當(dāng)用戶選擇MIG GUI流量校準(zhǔn)輸入終端選項（參見UG416“設(shè)定的FPGA選項”部分的Spartan-6 FPGA存儲器接口解決方案用戶指南）發(fā)生。否則，一個近似的未校準(zhǔn)的片內(nèi)端接或外部端接假設(shè)，而這個啟動的步驟被跳過。 （2）啟動順序的第二個主要步驟是加載存儲設(shè)備模

3、式寄存器與所需的參數(shù)。 存儲設(shè)備已配置后，校準(zhǔn)的第2階段發(fā)生。這個階段添加延遲到進(jìn)入FPGA的DQS選通信號的輸入路徑。我們的目標(biāo)是在DQS選通轉(zhuǎn)移到了將成為讀數(shù)據(jù)采集窗口的中心。 （3）一旦所有的啟動順序中的操作已經(jīng)完成，MCB的進(jìn)入正常運行。當(dāng)啟動序列正在進(jìn)行中，命令和數(shù)據(jù)可以被加載到用戶界面的FIFO，但沒有執(zhí)行命令，直到校準(zhǔn)完成和塊進(jìn)入正常運行。 在正常操作時，軟校準(zhǔn)模塊連續(xù)監(jiān)測用于延遲DQS輸入路徑（上IDELAY的更多信息，請參閱了Spartan-6 FPGA的SelectIO資源用戶指南）的IDELAY單元的抽頭延遲值。這樣做的目的是測量在每個抽頭的延遲值，由于操作過程中的電壓或

4、溫度變化的任何變化。如果tap延遲值的轉(zhuǎn)變被檢測到，在DQS選通輸入路徑的tap延遲計數(shù)可調(diào)節(jié)，以保持他們在讀數(shù)據(jù)采集窗口居中。更新到IDELAY值是在內(nèi)存刷新操作來完成，以避免影響正常的數(shù)據(jù)操作和控制效率。校準(zhǔn)第三階段被稱為連續(xù)DQS調(diào)整。見校準(zhǔn)就calibration.To各個階段的詳細(xì)信息實現(xiàn)最佳的信號完整性和最大的時序裕量（因此，最高性能）的存儲器接口，MCB的自動執(zhí)行幾種形式校準(zhǔn)的啟動順序，第43頁的簡要概述。在MCB和MIG工具（或EDK）中產(chǎn)生的軟校準(zhǔn)模塊硬盤校準(zhǔn)邏輯共同努力，實現(xiàn)一個可靠，靈活的校準(zhǔn)方案。校準(zhǔn)的每一相將在下面更詳細(xì)地討論。 注：校準(zhǔn)階段2，在這第3條的說明假設(shè)

5、C_MC_CALIBRATION_MODE屬性設(shè)置為“校準(zhǔn)”，如表2-2，第20頁所述階段1：輸入終端片上匹配減少了元件數(shù)量并通過移動終端的接近信號傳輸盡可能的端點改善信號完整性。米格和EDK GUI界面允許“校準(zhǔn)輸入終端”被選定為MCB的預(yù)先定義的PIN。此功能可創(chuàng)建一個片上輸入端接MCB上根據(jù)引腳上的外部電阻器已校準(zhǔn)，使其使用“未校準(zhǔn)輸入終端”選項時比更精確。 軟校準(zhǔn)模塊使用兩個I / O引腳，RZQ和ZIO，由MIG工具（或EDK）的產(chǎn)生來執(zhí)行輸入端接的校準(zhǔn)。 RZQ是所有小型斷路器設(shè)計所需的引腳。當(dāng)校準(zhǔn)輸入終端時，一個電阻必須連接之間的RZQ引腳和地與一個值的兩倍所需的輸入阻抗（例如，

6、一個100的電阻，以實現(xiàn)有效的50輸入終端）的（2R）表示。 RZQ應(yīng)保留為一個無連接（NC）引腳不使用校準(zhǔn)輸入終端的設(shè)計。此外，RZQ引腳必須是相同的I / O組的存儲器接口引腳內(nèi)。 該ZIO針時，才需要使用校準(zhǔn)輸入終端的設(shè)計，必須是一個無連接引腳（即沒有連接到任何PCB走線）分配給MCB段（bank）內(nèi)部有效的封裝引腳（即保稅I / O）的位置。的RZQ和ZIO引腳的默認(rèn)位置可以在UCF約束文件中找到。 軟校準(zhǔn)模塊依賴于執(zhí)行必要的輸入端接所需的校準(zhǔn)為SSTL I / O標(biāo)準(zhǔn)的VREF供應(yīng)。當(dāng)不同的I / O標(biāo)準(zhǔn)的使用（例如，用于移動DDR），通常不會要求VREF電源，外部VREF源仍必須要

7、是一個校準(zhǔn)輸入終端是需要提供的。 校準(zhǔn)階段1有效測量外部2R電阻和方案的MCB引腳的I / O模塊來創(chuàng)建VCCO和GND之間的分裂終端的價值。這項計劃將創(chuàng)建一個戴維寧等效終端接VCCO / 2與R值，如圖4-2所示。第2階段：DQS居中 為了獲得最佳性能和最大的時序余量，DQS選通信號的邊緣必須集中在讀取數(shù)據(jù)的捕獲窗口與輸入捕捉觸發(fā)器。校準(zhǔn)的第二階段是負(fù)責(zé)這DQS定心操作。 DDR存儲器器件輸出引腳發(fā)送讀數(shù)據(jù)（DQ）和DQS選通邊沿對齊到FPGA輸入引腳，如圖4-3所示?？煽康牟僮鳎珼QS選通信號必須延遲相對于DQ位，這樣它捕獲讀取數(shù)據(jù)遠(yuǎn)離數(shù)據(jù)總線的過渡區(qū)域。 在這個階段，在DQS選通輸入路徑

8、的IDELAY模塊的抽頭延時計數(shù)遞增轉(zhuǎn)移內(nèi)部的DQS信號的捕獲觸發(fā)器進(jìn)會變成什么樣的讀數(shù)據(jù)采集窗口，如圖4所示中心 - 3。第3階段：連續(xù)調(diào)整DQS期間在IDELAY抽頭值操作的變化，引起電壓和溫度變化。因為DQS選通信號是由半個位周期延遲超過了DQ位，它使用更顯著IDELAY抽頭。因此，如果每響應(yīng)于電壓或溫度漂移的IDELAY元素改變抽頭的延遲值， DQS選通信號輸入端路徑上的延遲看到一個不相稱的移相到DQ位。為了補(bǔ)償電壓和DQS選通與溫度有關(guān)的轉(zhuǎn)移，校準(zhǔn)三期正常運行期間連續(xù)運行。它使用的軟校準(zhǔn)模塊連續(xù)監(jiān)測用于延遲DQS輸入路徑的IDELAY元件的抽頭延遲值。如果tap延遲值的轉(zhuǎn)變被檢測到，

9、在DQS選通輸入路徑的tap延遲計數(shù)可調(diào)節(jié)，以保持他們在讀數(shù)據(jù)采集窗口居中。更新到IDELAY值是在內(nèi)存刷新操作來完成，以避免影響正常的數(shù)據(jù)操作和控制效率。Instructions表4-1提供了MCB實現(xiàn)的所有存儲器指令的詳細(xì)說明。加載指令到一個用戶界面端口的命令FIFO中， 3位代碼的指令被移入pX_cmd_clk的上升沿pX_cmd_instr 2:0輸入。Write 000存儲器寫。寫入的由pX_cmd_bl5:0至開頭處由pX_cmd_addr指定29:0的字節(jié)地址處的存儲器設(shè)備中指定的數(shù)據(jù)字的數(shù)目。之前發(fā)出此指令時，有足夠的數(shù)據(jù)必須被裝入寫數(shù)據(jù)FIFO來完成交易。否則數(shù)據(jù)“不足”的情

10、況發(fā)生。該指令是有效的只寫和雙向端口。Read 001內(nèi)存讀取。讀取由pX_cmd_bl5:0從在由pX_cmd_addr29:0中指定的字節(jié)地址開始的存儲裝置中指定的數(shù)據(jù)字的數(shù)目。之前發(fā)出這個指令，讀取數(shù)據(jù)FIFO必須有足夠的空間來完成交易。否則數(shù)據(jù)“溢出”的情況發(fā)生。該指令是有效的只讀和雙向端口。Write with AutoPrecharge存儲器寫帶自動預(yù)充電。該指令是一樣的寫指令，但與自動預(yù)充電突發(fā)完成后追加。自動預(yù)充電關(guān)閉交易結(jié)束那里的DRAM組。這樣可以提高延遲時間與傾向于在同一組的行間跳轉(zhuǎn)更多的隨機(jī)接入模式的應(yīng)用程序。 注：MCB朝前看在隨后的交易。如果下面的交易是在當(dāng)前事務(wù)訪

11、問的同一行中的自動預(yù)充電被跳過。Read with AutoPrecharge存儲器寫帶自動預(yù)充電。該指令是一樣的寫指令，但與自動預(yù)充電突發(fā)完成后追加。自動預(yù)充電關(guān)閉交易結(jié)束那里的DRAM組。這樣可以提高延遲時間與傾向于在同一組的行間跳轉(zhuǎn)更多的隨機(jī)接入模式的應(yīng)用程序。 注：MCB朝前看在隨后的交易。如果下面的交易是在當(dāng)前事務(wù)訪問的同一行中的自動預(yù)充電被跳過。.Refresh內(nèi)存刷新。提示MCB發(fā)出刷新命令到存儲設(shè)備。重置tREFI計數(shù)器允許數(shù)據(jù)流不間斷完全刷新周期。此指令只能用于高度定制的數(shù)據(jù)流結(jié)構(gòu)。在一般情況下，斷路器自動發(fā)出自身的刷新命令，周期性地導(dǎo)致對交易延遲增加。尋址 

12、60;       從用戶界面的角度來看， MCB提供了一個簡單和連續(xù)字節(jié)尋址方案到物理內(nèi)存。在固定段的DRAM存儲數(shù)據(jù)是通過該方案抽象，允許一個簡單的類似SRAM的地址接口的事實。關(guān)于如何在段，行和列地址位被映射到字節(jié)地址的詳細(xì)信息，請參閱字節(jié)地址到內(nèi)存地址的轉(zhuǎn)換，第58頁。        表4-2顯示了如何呈現(xiàn)給用戶界面的字節(jié)地址必須對齊到端口寬度。這取決于在該端口寬度的字節(jié)數(shù)，一定數(shù)量的低地址位必須被設(shè)置為0 ，以確保連續(xù)的地址落在數(shù)據(jù)字的

13、邊界。寫數(shù)據(jù)屏蔽輸入（ pX_wr_mask ）的用戶界面，可用于抵銷的起始地址字節(jié)的位置。例如，要開始使用32位（ 4字節(jié)）的用戶界面時，在字節(jié)地址0x01寫作，呈現(xiàn)給用戶界面的命令端口字節(jié)地址應(yīng)該是0x00 ，以滿足表4-2的要求，但的至少顯著掩膜位應(yīng)該被設(shè)置為1 ，使得僅在字節(jié)地址0x01和更高的實際寫入。表4-2：用于字節(jié)地址對齊地址的要求 每個數(shù)據(jù)字地址要求端口寬度字節(jié) 32位4 pX_cmd_addr1:0=2'b00 64比特8 pX_cmd_addr2:0 =3'b000 128比特16 pX_cmd_addr3:0 =4'b0000同樣重要的是要了解解

14、決關(guān)系時，32位和64位端口一起使用的用戶界面（見端口配置，第17頁）。對于32位端口內(nèi)存出現(xiàn)在4字節(jié)邊界對齊，而對于64位端口內(nèi)存出現(xiàn)在8字節(jié)邊界對齊。表4-3顯示了兩個數(shù)據(jù)字為32位端口映射成一個64位端口一個數(shù)據(jù)字的地址空間如何。表4-3：32位和64位端口地址的關(guān)系 32位端口的 64位端口 地址 數(shù)據(jù) 地址 數(shù)據(jù) 0x00 31:0 0x00 31:00x04 31:0 0x00 63:320x08 31:0 0x08 31:00x0C 31:0 0x08 63:32命令時序路徑 用戶界面的命令路徑使用一個簡單的4級深度FIFO結(jié)構(gòu)來保存掛起的命令。指令類型，地址，以及為所請求的事務(wù)

15、處理突發(fā)長度都加載到這個命令FIFO。滿標(biāo)志（pX_cmd_full）信號從命令的FIFO必須是低的被接納進(jìn)入FIFO時pX_cmd_en期間pX_cmd_clk的上升沿被斷言一個新的命令。否則，該命令將被忽略。圖4-4和圖4-5展示了協(xié)議，用于加載命令到FIFO。 交互參照目標(biāo) - 圖4-4cmd_empty置為無效與寫入登記在配置邊緣時CMD_EN斷言在FIFO中第一的位置。從字節(jié)地址0x005AD3F0寫17個用戶的話。寫帶自動預(yù)充電1個用戶字字節(jié)地址0x00EE16FFC。讀取字節(jié)地址0x00B2D3FC16個用戶的話。寫時序路徑 用戶界面的寫入路徑使用一個簡單的64級深度的FIFO結(jié)

16、構(gòu)，準(zhǔn)備寫事務(wù)內(nèi)存保存數(shù)據(jù)。從寫數(shù)據(jù)FIFO類似命令FIFO，滿標(biāo)志（pX_wr_full）必須是低的新數(shù)據(jù)FIFO接收時pX_wr_en期間pX_wr_clk上升沿有效。否則，該數(shù)據(jù)將被忽略。如果滿標(biāo)志為低時，pX_wr_data總線數(shù)據(jù)在pX_wr_clk的上升沿，被捕獲到FIFO上。該pX_wr_en被斷言每個時鐘周期，必須有pX_wr_data總線上的有效數(shù)據(jù)。圖4-6展示了協(xié)議，用于將數(shù)據(jù)加載到數(shù)據(jù)寫入FIFO。user_empty拉高與寫入FIFO中第一個位置登記在寫入FIFO配置邊緣D0。WE在最后一個數(shù)據(jù)被取消有效。 D7寫入FIFO。計數(shù)應(yīng)該反映周期的總數(shù)在WE有效時，從ME

17、MC端延遲讀指針的用戶界面數(shù)是靈活的。計數(shù)投入未定義的增量計數(shù)可以在不確定的增量跳。        該pX_wr_underrun信號指示的內(nèi)存控制器試圖發(fā)送更多的數(shù)據(jù)比是目前在寫數(shù)據(jù)FIFO并認(rèn)為這是針對內(nèi)存中的數(shù)據(jù)從未達(dá)到內(nèi)存的用戶。必須避免這種情況，以保證可靠的操作。為了避免欠載情況，用戶必須保證所有必要的數(shù)據(jù)可在該寫數(shù)據(jù)的FIFO，以容納一個事務(wù)提交該事務(wù)的命令FIFO之前。         計數(shù)信號總線（pX_wr_count

18、）提供了在FIFO中的條目數(shù)的計數(shù)。由于MCB FIFO的異步性，計數(shù)信號總線具有比空和滿的標(biāo)志較長的等待時間。因此，該總線應(yīng)該只被用于中間參考文獻(xiàn)和水印。計數(shù)將對于通過用戶的FIFO操作立即轉(zhuǎn)換。但是，較長時間提交由控制器才能看到明顯比完整或空信號計數(shù)信號的操作。因此，對于寫數(shù)據(jù)FIFO的FIFO被充填，計數(shù)始終報告至少盡可能多的條目是在FIFO。 、計數(shù)將立即對用戶所提交的 FIFO 操作的過渡。但是，較長時間提交由控制器才能看到明顯比完整或空信號計數(shù)信號的操作。因此對于寫數(shù)據(jù) FIFO 作為 FIFO 灌裝、 計數(shù)總是報告至少許多條目，正如在 FIFO 中  

19、0;     例如，如果用戶寫八個字到FIFO中，計數(shù)可能會報告8，即使某處寫入FIFO的過程中，控制器可以開始提取數(shù)據(jù)從FIFO中。此外，如果控制器繼續(xù)發(fā)送數(shù)據(jù)到存儲器，計數(shù)仍然可以表示在FIFO條目，即使在FIFO已經(jīng)是空的。用于寫數(shù)據(jù)FIFO，它是完全適合于使用該計數(shù)信號總線作為一個幾乎滿標(biāo)志因為FIFO永遠(yuǎn)不會滿，如果計數(shù)是報告小于滿。然而，這是非常重要的，使用其他方法來確保溢條件不發(fā)生。Read Path Timing用戶界面的讀取路徑使用一個簡單的64級深度的FIFO結(jié)構(gòu)來保存數(shù)據(jù)從讀事務(wù)返回。從讀數(shù)據(jù)FIFO的空標(biāo)志（pX_rd_

20、empty）可以作為一個數(shù)據(jù)有效指示器。每當(dāng)pX_rd_empty置為無效，有pX_rd_data總線有效的數(shù)據(jù)存在。從讀取數(shù)據(jù)FIFO的數(shù)據(jù)傳輸?shù)紽PGA的邏輯，pX_rd_en信號必須置位在pX_rd_clk的上升沿。該pX_rd_data總線轉(zhuǎn)換在pX_rd_clk的上升沿。該pX_rd_en信號可以保持有效，在任何時候都與pX_rd_empty信號可以作為有效數(shù)據(jù) 指示燈，如果需要的話。圖4-7展示了協(xié)議，用于加載數(shù)據(jù)輸出讀取數(shù)據(jù)的FIFO。user_empty拉高與FIFO中重合配置邊緣第一個數(shù)據(jù)的寫入。由于控制器側(cè)時鐘域躍遷允許額外的延遲。計數(shù)可以在不確定的增量跳。計數(shù)和呈現(xiàn)上配置

21、邊緣數(shù)據(jù)。計數(shù)必須經(jīng)過解碼邏輯。user_empty斷言，在FIFO中最后一個數(shù)據(jù)的讀取。該pX_rd_overflow信號指示該內(nèi)存返回的數(shù)據(jù)超出裝配到所讀取的數(shù)據(jù)的FIFO ，并且該數(shù)據(jù)被丟失的用戶。必須避免這種情況，以保證可靠的操作。為了避免溢出狀況，用戶必須保證有足夠的空間在讀取數(shù)據(jù)FIFO ，以適應(yīng)一個事務(wù)提交的事務(wù)到命令的FIFO之前。計數(shù)信號總線（ pX_rd_count ）提供了在FIFO中的條目數(shù)的計數(shù)。由于在MCB FIFO的異步性時，計數(shù)信號具有長于空和滿標(biāo)志的延遲。因此，該總線應(yīng)該只被用于中間參考文獻(xiàn)和水印。計數(shù)將相對于致力于通過用戶的FIFO操作立即轉(zhuǎn)換，但它需要較長

22、時間的操作員：控制器是表觀上比滿或空信號的計數(shù)信號。因此，對于讀取數(shù)據(jù)FIFO的FIFO被排空時，計數(shù)總是報告小于或等于，實際上是在FIFO中的條目數(shù)。例如，如果FIFO包含8字，計數(shù)可能會報告8即使某處的從FIFO讀出的過程中，控制器可開始推動更多的數(shù)據(jù)到FIFO。此外，如果控制器繼續(xù)將數(shù)據(jù)推入FIFO中，計數(shù)可以表示在FIFO條目較少，即使在FIFO已滿或者甚至已經(jīng)溢出。對于讀數(shù)據(jù)FIFO ，計數(shù)必須謹(jǐn)慎使用，因為很可能會在FIFO比計數(shù)報告，特別是在飛行中的交易更多的數(shù)據(jù)。計數(shù)可以用來作為一個幾乎空標(biāo)志，但只到油門讀數(shù)據(jù)通路管道，不進(jìn)行節(jié)流的命令到命令FIFO中。內(nèi)存交易 執(zhí)行讀或?qū)懡灰?/p>

23、需要適當(dāng)?shù)捻樞?，在命令和?shù)據(jù)路徑之間。下面的部分證展示簡單的寫和讀交易的協(xié)議。 簡單的寫 要實現(xiàn)一個寫事務(wù)，寫數(shù)據(jù)FIFO首先必須裝入足夠的數(shù)據(jù)，來完成所決定的，是進(jìn)入”命令FIFO”突發(fā)請求的長度值。否則，當(dāng)事務(wù)嘗試執(zhí)行，一個欠載情況就會發(fā)生。 圖4-8顯示了最基本的協(xié)議，用于裝載“寫入數(shù)據(jù)FIFO”。數(shù)據(jù)被呈現(xiàn)在pX_wr_data總線上，并且pX_wr_en被激活，使得數(shù)據(jù)被寫入到FIFO在pX_wr_clk的上升沿。該pX_wr_empty和pX_wr_count值反映該數(shù)據(jù)已被加載到FIFO的事實。在這個例子中，一共有三個數(shù)據(jù)字（每個32位）被加載到FIFO。之前斷言寫使能寫數(shù)據(jù)到數(shù)

24、據(jù)路徑。數(shù)據(jù)寫入FIFO上WR_CLK哪里寫使能目前正沿。從空的狀態(tài)下，空標(biāo)志被置為無效的一個周期后，數(shù)據(jù)被寫入到FIFO由于同步寄存器，計數(shù)開始更新。隨后寫道：更新計數(shù)立即數(shù)據(jù)，如果不被拉斷的FIFO。圖4-9示出了協(xié)議用于輸入寫請求到命令后FIFO中的數(shù)據(jù)已經(jīng)被加載到寫入數(shù)據(jù)的FIFO。該pX_cmd_bl值（b'10 =突發(fā)長度3）與加載的數(shù)據(jù)字的數(shù)量是一致的。當(dāng)寫請求被加載到命令FIFO，MCB的自動執(zhí)行交易到內(nèi)存設(shè)備時，仲裁服務(wù)，此端口。寫命令與指令，突發(fā)長度和起始地址。命令和地址寫入FIFO的cmd_clk的上升沿哪里CMD_EN存在。簡單閱讀 要實現(xiàn)一個事務(wù)讀取，讀取數(shù)據(jù)

25、FIFO必須有足夠的空間來完成所決定的，是進(jìn)入命令FIFO突發(fā)長度值的請求。否則，當(dāng)事務(wù)試圖執(zhí)行溢出的情況發(fā)生。 圖4-10顯示了協(xié)議，進(jìn)入讀請求到命令FIFO。該pX_cmd_bl值指定的來自存儲器請求的數(shù)據(jù)字的數(shù)目。當(dāng)讀請求被加載到命令FIFO，MCB的自動與存儲設(shè)備執(zhí)行交易，當(dāng)仲裁者服務(wù)這個端口時。讀命令與指令，突發(fā)長度和起始地址。命令和地址被寫入FIFO在cmd_clk的上升沿，在CMD_EN顯現(xiàn)。圖4-10：進(jìn)入讀請求到命令FIFO圖4-11顯示了所請求的數(shù)據(jù)從內(nèi)存中，并返回被加載到讀取數(shù)據(jù)FIFO。然后，數(shù)據(jù)呈現(xiàn)的pX_rd_data總線上用于由FPGA邏輯訪問。該pX_rd_em

26、pty和pX_rd_count值表示數(shù)據(jù)已被加載到FIFO。從內(nèi)存中讀取數(shù)據(jù)。在RD_DATA總線提供第一個有效數(shù)據(jù)字?？杖∠行Ш陀嫈?shù)反映FIFO中的數(shù)據(jù)。圖4-11：從存儲設(shè)備讀取數(shù)據(jù)返回從讀取數(shù)據(jù)FIFO的數(shù)據(jù)傳輸?shù)紽PGA的邏輯，pX_rd_en信號在pX_rd_clk的上升沿，如圖4-12激活。該pX_rd_count值相應(yīng)地更新。第一個有效數(shù)據(jù)字可在RD_DATA總線。計數(shù)的更新，以反映寫入FIFO的數(shù)據(jù)。RD_EN彈出數(shù)據(jù)從FIFO和計數(shù)遞減.讀取延遲 讀延時是指從讀命令寫入到用戶界面的命令路徑FIFO中，當(dāng)對應(yīng)的第一個數(shù)據(jù)字可在讀取數(shù)據(jù)的FIFO路徑定義為內(nèi)存的時鐘周期數(shù)。 當(dāng)

27、基準(zhǔn)讀取延遲，它來指定在其下的測量發(fā)生的確切情況是非常重要的。根據(jù)條件，比如讀取延遲變化：發(fā)出已經(jīng)在READ命令之前，F(xiàn)IFO流水線指令數(shù) 是否激活命令需要頒發(fā)打開新的段/行 無論是預(yù)充電命令必須發(fā)出來關(guān)閉先前打開的段 與總線時鐘頻率結(jié)合具體的時序參數(shù)的內(nèi)存，如tRAS的和的tRCD 在多端口設(shè)計的仲裁者的國家 存儲設(shè)備CAS延遲 板級和芯片級（適用于內(nèi)存和FPGA）傳播延遲表4-4給出了MCB在兩個內(nèi)存時鐘頻率讀取延遲為兩種不同的情況。在第一種方案中，讀出發(fā)生的行是已經(jīng)打開的存儲裝置，這意味著沒有預(yù)充電或行激活命令需要訪問所請求的數(shù)據(jù)之前。在第二種情況下，在發(fā)生讀取到一個新的行地址位置（行/

28、列的沖突）。這需要一個預(yù)充電來關(guān)閉先前打開的行，然后激活新行，從而增加讀取延遲的。表4-4兩種情景假設(shè)與等候在沒有其他命令一個端口MCB的用戶界面（即小型斷路器早于讀請求閑置）和CAS延遲等于5的存儲設(shè)備。表4-4：MCB讀取延遲 讀取延遲方案 讀取延遲（內(nèi)存時鐘周期） MEMCLK=333 MHz的 （667 Mb /秒） MEMCLK=400 MHz的 （800 Mb /秒） 閱讀從打開的行 outbound命令路徑12.5 12.5 內(nèi)存CAS延遲（CL） 5 入讀數(shù)據(jù)通路 4.5 4.5  總延時周期中 （時間（ns） 22個周期 （66納秒） 22個周期 （55納秒） 讀取

29、新行 outbound命令路徑12.5 12.5 預(yù)充電/激活 10 12 內(nèi)存CAS延遲（CL）5 入讀數(shù)據(jù)通路 4.5 4.5 總延時周期中 （時間（ns） 32周期 （96納秒） 34個循環(huán) （85納秒）自刷新自刷新界面，通過其用戶可以請求存儲器進(jìn)入或退出其自刷新模式的機(jī)制。自刷新只在LPDDR ，DDR2和DDR3內(nèi)存的支持。自刷新允許存儲器，同時保留數(shù)據(jù)時，該存儲器并不需要積極地傳輸數(shù)據(jù)節(jié)省電力。自刷新接口使用一個簡單的協(xié)議進(jìn)入和退出自刷新模式。一個單一的模式狀態(tài)引腳（ selfrefresh_mode ）指示存儲器當(dāng)前是否處于自刷新模式。異步selfresh_enter信號進(jìn)行采樣

30、MCB的核心時脈，這往往是在運行速度比用戶界面的時鐘速度要快得多。進(jìn)入自刷新模式， selfrefresh_enter信號有效，直到selfrefresh_mode變高（見圖4-13 ） 。該selfrefresh_enter信號必須保持高留在自刷新模式。要退出該模式， selfrefresh_enter信號無效（見圖4-14 ） 。該selfrefresh_mode信號變?yōu)榈碗娖?，指示自刷新模式已?jīng)退出。該selfresh_enter信號必須保持在一個穩(wěn)定狀態(tài)的條件，因為線路上的任何毛刺可以被解釋為一個請求。在一般情況下，這些信號必須由用戶才去MCB ，以保證這些信號僅在需要時切換登記。在S

31、partan - 6器件可置于進(jìn)入暫停模式，而外部存儲器處于自刷新模式，以進(jìn)一步降低系統(tǒng)功耗。然而，在Spartan -6器件不能被重新配置，而所述存儲器設(shè)備處于自刷新模式。重新配置導(dǎo)致國家損失的小型斷路器，防止適當(dāng)從自刷新模式退出。暫停 本節(jié)介紹使用Spartan-6器件包含一個MCB的界面設(shè)計的掛起模式功能兩種推薦方式。 暫停模式?jīng)]有DRAM的數(shù)據(jù)保留 在保留存儲與DRAM設(shè)備中的數(shù)據(jù)并不重要情況下，掛起引腳可以簡單地被帶到High有效狀態(tài)，進(jìn)入掛起模式。在此之前將暫停引腳為高電平時，斷路器應(yīng)放置在復(fù)位帶來async_rst到High有效狀態(tài)。而在暫停模式下，MCB保持在復(fù)位狀態(tài)。 當(dāng)暫停

32、引腳為低電平退出掛起模式時，MCB保持在復(fù)位狀態(tài)，直到PLL_LOCK信號被激活，這表明一個穩(wěn)定的時鐘源MCB。對MCB然后退出復(fù)位和使用過程中的MCB的初始上電或系統(tǒng)復(fù)位時發(fā)生的相同的啟動順序初始化的DRAM。退出在這種情況下暫停模式時，所有的DRAM的數(shù)據(jù)應(yīng)被視為無效。 掛起模式與DRAM的數(shù)據(jù)保留 在所述DRAM的數(shù)據(jù)必須被保留的情況下，SUSPEND_SYNC原始必須使用與MCB的自刷新界面結(jié)合，以實現(xiàn)適當(dāng)?shù)臅和ＤＪ?。該SUSPEND_SYNC原語用于確保MCB使DRAM的設(shè)備進(jìn)入自刷新模式（見自刷新部分），以保持其狀態(tài)將在FPGA進(jìn)入暫停模式之前。 圖4-15顯示了如何SUSPEND

33、_SYNC原始連接到暫停引腳的邏輯和MCB的接口來實現(xiàn)與DRAM的數(shù)據(jù)保留掛起模式。在圖4-16中的時序圖說明了成功取到FPGA所需的信號關(guān)系，出在這種情況下掛起模式。為應(yīng)對有源高掛起引腳， SUSPEND_SYNC原始發(fā)送一個暫停請求（ SREQ ）信號MCB的指示，進(jìn)入暫停模式的愿望。該SREQ信號直接連接到頂層的MIG （或EDK）的包裝，從它被路由到軟校準(zhǔn)模塊的selfrefresh_enter輸入。軟校準(zhǔn)模塊完成任何當(dāng)前操作轉(zhuǎn)發(fā)自刷新請求， MCB ，并從那里到存儲設(shè)備之前。一旦MCB已成功配售的DRAM器件的自刷新模式， selfrefresh_mode輸出變?yōu)楦?。這個信號被直接連

34、接到SUSPEND_SYNC原始的中止應(yīng)答（SACK ）輸入，指示FPGA現(xiàn)在可以放置在暫停模式。當(dāng)暫停發(fā)生的PLL_LOCK信號丟失。當(dāng)暫停引腳變?yōu)榈碗娖酵顺鰭炱鹉Ｊ剑?SREQ因此selfrefresh_enter信號變?yōu)闊o效，而FPGA出現(xiàn)從暫停狀態(tài)。該PLL_LOCK信號最初是低作為PLL試圖鎖定到輸入時鐘一次。然而，因為selfrefresh_mode信號是積極的，這低PLL_LOCK條件不會導(dǎo)致MCB因為它通常會的系統(tǒng)復(fù)位。當(dāng)PLL鎖定實現(xiàn)，軟校準(zhǔn)模塊轉(zhuǎn)發(fā)到離開該自刷新模式轉(zhuǎn)移到MCB和從那里到所述存儲器設(shè)備的請求。當(dāng)DRAM設(shè)備已成功退出自刷新模式，則selfrefresh_mode