微處理器設(shè)計(jì)第七講流水線技術(shù)引論ppt課件

1、第七講 流水線技術(shù)引論流水線的基本性能n流水線增大了CPU的指令吞吐量-即單位時(shí)間完成指令的條數(shù)n流水線技術(shù)經(jīng)常對流水線附加一些控制，因而增加了開銷，隨之單條指令執(zhí)行時(shí)間略有加長流水線基本性能例 考察非流水線機(jī)器。假設(shè)其時(shí)鐘周期為10ns，ALU和分支操作需要4個(gè)時(shí)鐘周期，存儲器操作需要5個(gè)時(shí)鐘周期，以上操作的比例相應(yīng)為40%，20%，40% 假設(shè)由于存在時(shí)鐘偏移和啟動時(shí)間，時(shí)鐘周期增加了1ns，并忽略其他的影響，求該流水線的加速比。在非流水線的機(jī)器上，指令的平均執(zhí)行時(shí)間：指令平均執(zhí)行時(shí)間=時(shí)鐘周期 X 平均CPI =10ns X (40%+20%) X 4 + 40% X5 =44ns在流水

2、線方式下，時(shí)鐘周期為11ns，即指令的平均時(shí)間。 speedup=44ns/11ns=4流水線級數(shù)選擇優(yōu)點(diǎn)n在理想情況下，即流水線處理器中可連續(xù)執(zhí)行的指令條數(shù)k - 時(shí)，流水線處理器的性能加速比為流水線的級數(shù)，因此流水線處理器的性能取決于流水線級數(shù)的選取 。n若流水線級數(shù)選取得越大，則對于給定的邏輯通路，流水級就分得越細(xì)，每一級的邏輯通路就越短，時(shí)鐘周期就越快，處理器的性能也就越高。 流水線級數(shù)選擇缺陷n隨著流水線級數(shù)的增加，由于指令流的斷流所產(chǎn)生的延遲就增加了，這樣將會逐漸掩去由于流水級的增加所帶來的性能增益；n在每一個(gè)流水級中，除了實(shí)現(xiàn)操作的邏輯通路具有一定的傳輸延遲外，還需要有固定的鎖存

3、開銷時(shí)間，包括：鎖存建立、鎖存?zhèn)鬏敽蜁r(shí)鐘偏斜 流水線級數(shù)選擇-流水線中時(shí)鐘周期的組成 RcombinationalcombinationalRRclockclock cyclet propt combinationalt setupclock cycle=t prop + t combinational + t setupt=t prop + t setup +:時(shí)鐘偏斜.流水線級數(shù)選擇n若邏輯通路過分地細(xì)化，雖然邏輯通路的傳輸時(shí)間可分?jǐn)偟礁髁魉壷?，但由于鎖存開銷時(shí)間是固定的，鎖存開銷時(shí)間將會成為決定流水線時(shí)鐘周期的主要因素。n另外，隨著流水線級數(shù)的增加，流水線中各級所需的鎖存硬件開銷也將逐

4、漸增大；n同時(shí)由于流水線級數(shù)的增加，處理器的時(shí)鐘頻率也將加快，處理器所需的功耗也將逐漸增高。n因此存在一個(gè)根據(jù)所實(shí)現(xiàn)處理器的性能、價(jià)格目標(biāo)，選取滿足設(shè)計(jì)目標(biāo)的最佳流水線級數(shù)的問題。 流水線級數(shù)選擇-最佳流水線長度 Larson和DavidsonLarson73提出了一個(gè)求解使所實(shí)現(xiàn)的處理器的性能達(dá)到最大的最佳流水線級數(shù)的模型，該模型的建立是基于處理器的邏輯通路長度L、鎖存開銷時(shí)間t、連續(xù)執(zhí)行指令數(shù)k。則最佳流水線長度nmax： 式中的nmax 的意義為：當(dāng)流水線級數(shù)增加時(shí)，處理器的性能將隨著流水線級數(shù)的增加而逐漸增加；當(dāng)流水線級數(shù)增加為nmax時(shí)，處理器的性能達(dá)到最大；此后盡管再繼續(xù)增加流水線

5、的級數(shù)，處理器性能開始下降。max(1)L knt流水線級數(shù)選擇-最佳流水線長度n可以得到一個(gè)結(jié)論：減少t值，可以獲得更長的流水線，獲取更高的性能。t值的減少可通過兩種渠道：一方面在實(shí)現(xiàn)中采用快速的鎖存器；另一方面在實(shí)現(xiàn)中采用合理的時(shí)鐘分配方案來減少時(shí)鐘偏斜。 n在設(shè)計(jì)處理器的流水線時(shí)，需考察分析各種影響流水線設(shè)計(jì)的有關(guān)因素，根據(jù)所實(shí)現(xiàn)處理器的性能、價(jià)格目標(biāo)，選取滿足設(shè)計(jì)目標(biāo)的最佳流水線級數(shù)，使所實(shí)現(xiàn)的處理器達(dá)到設(shè)計(jì)要求。 流水級的分配n為了保證各流水級中操作的平衡，一個(gè)最直接的想法是依照最佳流水線級數(shù)將邏輯通路中的邏輯門進(jìn)行平均分配來進(jìn)行流水線的劃分。圖示出了在兩個(gè)寄存器之間具有L個(gè)邏輯級的

6、一級流水線；若流水線分為兩級，則每一級邏輯有L/2個(gè)邏輯門；以此類推。n但是由于處理器中的邏輯結(jié)構(gòu)非常復(fù)雜，存在眾多的中間信號和反饋信號，這樣劃分會增加太多的流水級鎖存，是極為不現(xiàn)實(shí)的。RRRLL/2L/2RRclockclock流水級的分配n通常在進(jìn)行流水線的劃分時(shí)，將所確定的最佳流水線級數(shù)作為參考，依據(jù)功能來進(jìn)行劃分的。n依據(jù)功能來進(jìn)行劃分所帶來的好處是：流水級之間彼此獨(dú)立，中間信號可以減少，減少中間鎖存的開銷；n其缺點(diǎn)是：很難完全平衡流水線中各流水級的操作 將一個(gè)功能劃分為一個(gè)子功能流水線的條件 n所劃分的子功能流水線的功能等價(jià)于原功能；n在子功能流水線中，前一個(gè)子功能流水級的輸出是下一個(gè)子功能流水級的輸入；n在各子功能流水級之間僅存在輸入與輸出的聯(lián)系，而無其它任何內(nèi)部聯(lián)系；n各子功能流水級的功能實(shí)現(xiàn)可由硬件完成；n各子功能