電源旁路和總線技術(shù)在高性能電路中的應(yīng)用摘要電源噪聲以及EMI

1、電源旁路和總線技術(shù)在高性能電路中的應(yīng)用摘要： 電源噪聲以及 EMI/RFI 一直是工程師在設(shè)計(jì)時(shí)的麻煩問題， 本文分析了產(chǎn)生這些噪聲的原 因及消除方法，結(jié)合筆者的實(shí)際測(cè)試結(jié)果，給出了一種新型的平極型電容器去耦降噪的新方法。關(guān)鍵詞： 去耦；噪聲抑制；平板電容； PCB板IC 設(shè)計(jì)與封裝設(shè)計(jì)的進(jìn)步使其對(duì)電路的旁路要求更加嚴(yán)格， 除非能對(duì)電源網(wǎng)絡(luò)進(jìn)行合理 的旁路與分布，否則由高性能 IC 組裝的電路很難按預(yù)想的方式工作，即便對(duì)電路設(shè)計(jì)進(jìn)行了非 常接近實(shí)際的仿真， 并且采用的每個(gè)元件都經(jīng)過了嚴(yán)格的測(cè)試， 但往往仍不能保證初次設(shè)計(jì)的電 路板就能正常工作， 由于皮秒級(jí)信號(hào)上升時(shí)間容易產(chǎn)生地電位反沖和電源電

2、壓降問題， 特別是大 量門電路同時(shí)開關(guān)的時(shí)候， 類似芯片載體的高密封裝芯片的這種問題就更為嚴(yán)重。 另一方面， IC 技術(shù)在發(fā)展中也引起了諸如 PCB板內(nèi)噪聲的產(chǎn)生、 EMI和 RFI 輻射的增加等問題，并因此增加了 系統(tǒng)對(duì) EMI 和 RFI 的靈敏度，使系統(tǒng)的性能不能達(dá)到預(yù)期的設(shè)計(jì)目標(biāo)。一般情況下， IC 的工作 電壓為 3 5V，這種情況下噪聲余量的減小使電源旁路更加困難。對(duì)于大多數(shù)電子系統(tǒng)來說，最 主要的輻射源是系統(tǒng)內(nèi)的電路板， 特別是有傳輸瞬態(tài)電流長(zhǎng)印制線的電路板， 都具有較大的噪聲 頻譜分量。如果只有直流電流流通時(shí)，電源分布系統(tǒng)是不會(huì)產(chǎn)生輻射的，但是在 IC 的邏輯開關(guān)期間， IC

3、要拉動(dòng)較大的瞬態(tài)電流，這些電流脈沖的上升和下降都非常迅速，在30MHz 1GHz范圍內(nèi)有很豐富的頻譜分量，而且 IC 越快，帶內(nèi)頻譜下降部分越大。由于系統(tǒng)需要很高的工作速度，所 以不可能采取增加上升沿和下降沿時(shí)間的方法來減少噪聲。設(shè)計(jì)者通常采用給系統(tǒng)內(nèi)每一個(gè) IC 都去耦的方法，很少關(guān)心去耦電容的容值和等效串聯(lián)電 感，實(shí)際上選擇合適的電容值對(duì)電路的噪聲抑制效果是很重要的， 所以最好采取相關(guān)的分析方法 針對(duì)不同的電路選用最佳的電容值。在 IC 的去耦電路中， 電容實(shí)質(zhì)上相當(dāng)于一個(gè)局部能源， 門電路開關(guān)可給芯片提供瞬時(shí)電流， 如果沒有旁路， 印制線的阻抗將在電源線上產(chǎn)生壓降。 圖 1 是一個(gè)典型的

4、 IC 去耦電路等效 模型。 典型的無旁路電源印制線動(dòng)態(tài)阻抗大約為50 100 ，如果無旁路電容，該阻抗將產(chǎn)生一個(gè)不小的電源壓降。假如一個(gè) 8 緩沖器的每個(gè)緩沖器的輸出都可看作50 的動(dòng)態(tài)負(fù)載，輸出電壓 2.5V ，電流擺幅 50mA，如果 8個(gè)緩沖器同時(shí)工作，最大變化電流為400mA，信號(hào)開關(guān)速度 3ns ，壓降 0.1V ，那么正確的旁路電容值應(yīng)是 0.012 F。再如一個(gè) DRAM電路， 如果刷新電流為 50mA，閑置電流為 5mA，那么 I 是 45mA，刷新時(shí)間為 250ns，允許最大壓降 U=0.025V，那么 C=(IT)/ U=0.045 F。但在去耦環(huán)路中還存在著寄生電感，如

5、果上升沿時(shí)間T=3ns, I=45mA， U=0.025V，那么最大去耦電感 LS= UOLSS(T/ I)=17nH 。這些電容的容值都是最小的， 能保證電壓降和損耗位于可接受的范圍內(nèi)， 但選擇一個(gè)合適的 電容值還取決于去耦電容的諧振頻率。理想情況下，去耦電容在諧振頻率點(diǎn)有最小的接地阻抗， 其阻抗等效為 ESR與 ESC之和，即包括絕緣損耗和引腳電感，諧振時(shí)XC=XL，如果旁路電容容值增大，諧振頻率將減小，從而使旁路效果減小。圖 2 是電容容抗與諧振頻率的特性曲線。電路去耦的關(guān)鍵是選擇合適的電容值， 為保證諧振頻率， 電容引腳應(yīng)盡量短， 這在理論上雖 然好理解，但實(shí)現(xiàn)起來卻相當(dāng)困難?，F(xiàn)有的電

6、源總線噪聲去耦技術(shù)并不能減少電路板上印制線輻射的EMI。因?yàn)?EMI 是電路環(huán)路 幾何屬性和信號(hào)頻率的函數(shù)， 所以最好的方法就是把高頻干擾脈沖限制在一個(gè)盡可能小的閉環(huán)區(qū) 域內(nèi)， 這時(shí)可采用去耦電容， 只要去耦環(huán)路的阻抗比電源分布系統(tǒng)的其它阻抗小得多， 那么電路 的高頻分量幾乎就全部被限制在該環(huán)路內(nèi)， 從而減少 EMI輻射。 當(dāng)去耦環(huán)路阻抗比較大時(shí)， 高頻 能量的一部分將由電源分布印制線形成的更大環(huán)路傳輸出去， 產(chǎn)生更高的發(fā)射電平， 所以應(yīng)設(shè)法 減小電容和互連線的阻抗。理想的電容沒有引腳電感、損耗低、容值穩(wěn)定，而且距 IC 會(huì)盡可能 近，所以具有很低的阻抗，在期望的邊帶發(fā)射情況下，傳輸電流能力很

7、強(qiáng)。但實(shí)際的電容并不是 這樣的，象 Z5U鋇鉭、陶瓷這樣的去耦電容，雖然具有較高的介電常數(shù) ( 體積較小的電容具有相 對(duì)較高的容值 ) ，在諧振點(diǎn) (1MHz 20MHz)的性能也非常好 ( 包括損耗和容值的穩(wěn)定性 ) ，但在超 過諧振點(diǎn)之后，損耗就會(huì)增大，容值下降，所以 Z5U的電容只限于 1 50MHz范圍內(nèi)應(yīng)用。其它如 NPO、鍶鉭、多聚物等絕緣材料，都具有很好的高頻性能，但介電常數(shù)相對(duì)較小，不 適于低頻去耦。因此，為了得到良好的高頻去耦，需要折衷選擇去耦電容。如果電路板在低頻時(shí) 的電平噪聲較高， 使用低值電容去耦后能正常工作， 那么就可以采用； 反之則最好結(jié)合采用兩種 類型的電容， 而

8、且去耦環(huán)路的諧振頻率最好接近于干擾頻率， 以減小環(huán)路阻抗。 混合采用兩種電 容時(shí)，電容彼此不能相鄰，否則高介電常數(shù)的電容將受到低介電常數(shù)電容諧振的影響。如果 EMI頻率低于 50MHz，最好選擇質(zhì)量較好的低電感Z55U 電容。通常旁路電容只是作PCB印制線， 采取 PCB板上印制線 ( 接到 且去耦電容占據(jù)理論上給電源總線噪聲去耦的技術(shù)在實(shí)際中要完全實(shí)現(xiàn)仍是一個(gè)難題。為 PCB 板上的補(bǔ)救措施， 典型的電容布局都有較長(zhǎng)的不對(duì)稱電容引腳和較長(zhǎng)的 旁路電感小、相互平行的電源層和接地層可改進(jìn)電路布局，但相對(duì)較長(zhǎng)的IC 電源端和接地端 ) 仍會(huì)引入電感效應(yīng)，從而限制旁路電容在高頻的去耦效果，了本來就有

9、限的 PCB板空間。還有一種方法是把去耦電容裝入IC 插座中，盡管有時(shí)很有效，但這會(huì)增加板的成本。 此外， 在高頻時(shí)， 用這種方法要消除由于電容和插座引腳的電感效應(yīng)就不那 么有效了， 所以更好的方法是采用平面去耦電容 (電極平行 ) ，并將其安裝在 IC 底下，與 IC 共用 PCB板安裝孔進(jìn)行安裝，這種方法可有效降低去耦環(huán)路中的電感。這種平面去耦電容在用于 5070MHz范圍內(nèi)時(shí)可在 450 3000pF 容量范圍內(nèi)選擇、 用于 1 30MHz范圍時(shí)可在 0.02 F0.16 F容量范圍內(nèi)選擇， X7R、Z5U、P3J 三種材料類型可與標(biāo)準(zhǔn)的848腳 DIP和非標(biāo)準(zhǔn) IC 配合使用。 為了驗(yàn)

10、證平板電容的效果，可對(duì)所選擇的不同去耦電路進(jìn)行特性阻抗分析（X7R 和 Z5U 的平面去耦電容 ） ，并與常用的等值去耦電容相比較，可以看出在 1 500MHHz頻率范圍內(nèi)的諧振頻 率點(diǎn)上，去耦電容和互連引腳的凈阻抗幾乎是純電感性的，因此， 平面電容的電感值最小。 為了比較三種電容 （平面電容、 插座內(nèi)集成電容和 MLC電容 ）的不同，筆者采用由 32個(gè)富士通 MB81256 15 ，256k DRAM組成的存儲(chǔ)器陣列 （150ns 訪問時(shí)間 ）作測(cè)試，將它們安裝在 ROBINSO N UGENTV QC 電路板上，并將 DRAM連接到一個(gè)計(jì)數(shù)器 （ 提供行尋址序列 ） ，刷新波形由符合富士通

11、標(biāo)準(zhǔn)的波形 產(chǎn)生器產(chǎn)生，讓所有 32 個(gè) DRAM同時(shí)工作，測(cè)試中每塊電路板電源輸入端都接入一個(gè)100F 的大電容，所測(cè)試的結(jié)果如圖 3 所示。圖 3（a） 為 0.33 F MLC電容的去耦效果， （b） 為 0.33 F容性插座去耦效果， （c） 為 0.3F IC 下方安裝的平面電容的去耦效果， （d） 是 （c） 方法產(chǎn)生的總噪聲。 結(jié)果表明， 使用平面電容的電路 板總噪聲為 350mV，另兩種結(jié)果分別為 735mV和 635mV。以上說明了旁路是如何減少PCB板電源總線上開關(guān)噪聲輻射的， 下面舉一個(gè)簡(jiǎn)單的例子來說明旁路是如何影響電路板上的 EMI 輻射的， 在一塊電路板上裝一個(gè) In

12、tel8049 處理器， 一個(gè)時(shí)鐘 電路和幾個(gè)驅(qū)動(dòng)晶體管， ROM中有一個(gè)視頻游戲程序，電路板上方90cm 處放置一個(gè)水平極化天線，使整個(gè)系統(tǒng)在屏蔽室中工作。首先， 讓電路板在沒有任何去耦電容的情況下工作； 其次，在距 8049 處理器 13cm處安裝一 個(gè) 22F的鉭電容，這樣可以將 EMI減小 10dB；再采用一個(gè) 0.1F的 MLCZ 5U電容，并盡可能 靠近 8049 芯片，可進(jìn)一步改善噪聲抑制效果， 但這種改善都只能在 50MHz以下。最后采用 0.03 F 的平面電容，在 70MHz以下可減少 5dB,70MHz 以上可減少 2dB。用容性去耦方法構(gòu)建一塊高速低噪聲電路板的關(guān)鍵是減

13、少電路板的寄生電感， 兩種最常見的 方法是增加電源印制線的寬度和采用多層板結(jié)構(gòu)。 第一種方法不適于高密封裝的電路板； 而第二 種方法的成本較高。所以要想兼具多層板的優(yōu)良性能和兩層板的經(jīng)濟(jì)性，就必須采用容性 PCB 板匯流條。 匯流條相當(dāng)于分布式平面電容， 如 Q/PAC總線條， 可使電源系統(tǒng)的寄生電感盡可能小。 為了證明它的效果，可使用74XX、74LSXX或 74SXX反相器來測(cè)試。用這些反相器組成一個(gè)5 反相器的晶振， 并以最快的速度工作。 晶振的 5 個(gè)反相器焊接在同一塊電路板中， 分別采用三種不 同的配電與去耦方法。 第一個(gè)是二層板結(jié)構(gòu)， 0.070 電源印制線， 每個(gè) IC 接一個(gè)

14、0.1 F 的電 容；最后一個(gè)是 0.28 F 的容性匯流條，都使用低噪聲電源供電，用頻譜儀來顯示測(cè)試結(jié)果。 可以看到使用匯流條的噪聲電平要比標(biāo)準(zhǔn)二層板小25 35dBm，比多層板減小 5 10dBm（150MHz或更高頻率 ） ，其噪聲衰減特性要比印制線和去耦電容高出10 20dBm，顯然 EMI/RFI 特性得到了改善。每塊電路板的設(shè)計(jì)可能要受到許多不同因素的影響， 如電源分配、 去耦電容的安裝等。 另外 電路板尺寸、 IC 數(shù)量、類型、器件高度、個(gè)人的喜好都會(huì)影響最后的設(shè)計(jì)。匯流條的水平安裝 允許較大的封裝密度，具有最小的工作噪聲電平；垂直安裝可增強(qiáng)電路板的強(qiáng)度，并易于（ 如果無旁路電路 ） 安裝。這種 IC 下方安裝的平面電容有很多型號(hào)，可以滿足不同的應(yīng)用需要，如用于Z80、 AMD的2910 、 TI 的 TMS32010以及一些非標(biāo)準(zhǔn)配置的 IC 等。對(duì)于 PGA封裝的器件就比較麻煩，這類器件有1632 位的 MPC、DSP、GSP、門陣列和標(biāo)準(zhǔn)單元、 ASIC 等，但是現(xiàn)在