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第五章 在系統(tǒng)編程技術(shù),梁華國 計算機與信息學(xué)院 計算機系統(tǒng)結(jié)構(gòu)研究室 /department/jisuanji/cn/workroom/socweb/index.php/,第五章 在系統(tǒng)編程技術(shù),ISP技術(shù)的特點 ISP邏輯器件系列 ispLSI器件的結(jié)構(gòu) 在系統(tǒng)編程原理和方法 ABLE-HDL語言介紹,ISP技術(shù)的特點,常規(guī)的PLD在使用中是對每個器件單獨編程然后在裝配,而采用ISP技術(shù)是 先裝備,然后編程,成為產(chǎn)品后還可反復(fù)編程.ISP技術(shù)的出現(xiàn),使得數(shù)字設(shè)計, 生產(chǎn)和維護都發(fā)生了革命性的變化. 1)ISP技術(shù)在數(shù)字設(shè)計階段的貢獻 (1) 設(shè)計樣機,ISP技術(shù)的特點,（2）系統(tǒng)調(diào)試 （3）電路板的重構(gòu)和現(xiàn)場的升級換代 2）ISP技術(shù)對數(shù)字系統(tǒng)生產(chǎn)階段的貢獻 （1）簡化了生產(chǎn)流程且無引腳損傷,ISP技術(shù)的特點,(2)多功能硬件 (3)邊界掃描測試 3) 在系統(tǒng)可編程的EECMOS工藝,ISP邏輯器件系列,目前,商品化的在系統(tǒng)可編程邏輯器件有ISPLSI,ISPGAL和ISPGDS(Generic Digital Switch). 5.2.1 ispLSI系列 美國Lattice公司是世界上第一片GAL誕生地.特別是九十年代發(fā)明并率先推出的 ISP技術(shù),開拓了新一代的PLD.Lattice公司已將ISP技術(shù)應(yīng)用到高密度可編程邏輯 器件(HDPLD)中,形成ispLSI系列高密度在系統(tǒng)可編程邏輯器件. 目前,ispLSI 器件有六個系列:1000系列,2000系列,3000系列,5000V系列, 6000系列和8000系列. 5.2.2 ispGAL系列 ispGAL系列器件率先把ISP技術(shù)引入到標(biāo)準(zhǔn)的低密度系列可編程邏輯器件中. ispGAL22V10器件就是把流行的GAL22V10與ISP技術(shù)結(jié)合起來,在功能和結(jié)構(gòu)上 與GAL22V10完全相同. 每片ispGAL22V10可以保證一萬次在系統(tǒng)編程.,ISP邏輯器件系列,5.2.3 ispGDS(Generic Digital Switch)系列 在系統(tǒng)可編程數(shù)字開關(guān)ispGDS系列意味著ISP技術(shù)已經(jīng)從系統(tǒng)邏輯領(lǐng)域擴展到系統(tǒng)互聯(lián)領(lǐng)域.這種ISP技術(shù)與開關(guān)矩陣相結(jié)合的產(chǎn)物能提供這樣一種獨特的功能,即在不撥動機械開關(guān)或不改變系統(tǒng)硬件的情況下,快速的改變或重構(gòu)印制電路板的連接關(guān)系.ispGDS系列器件使得系統(tǒng)硬件可以通過軟件控制來進行重構(gòu)而無需人工干預(yù).,ISP邏輯器件系列,ispLSI器件的結(jié)構(gòu),ispLSI系列器件是基于與或陣列結(jié)構(gòu)的復(fù)雜PLD產(chǎn)品. 芯片由若干個巨塊組成,巨塊之間通過全局布線區(qū)(GRP)連接起來. 下面以ispLSI1032為例介紹ispLSI的結(jié)構(gòu)原理.其芯片含有84個引腳，集成密度為6000個等效門。最高工作頻率為90MHZ。,ispLSI器件的結(jié)構(gòu),5.3.1 全局布線區(qū)(GRP) GRP位于芯片的中央,它以固定的方式將所有片內(nèi)邏輯聯(lián)系 在一起.其特點是I/O之間的延遲是恒定的和可預(yù)知的. 5.3.2 通用邏輯塊(GLB),ispLSI1032的與陣列有18個輸入端,16個來自GRP,2個專用輸入端.每個GLB有20個與門,形成20個乘積項,再通過四個或門輸出.四輸出宏單元有四個觸發(fā)器,觸發(fā)器可組態(tài)為D,T,JK等形式. GLB有5種組合模式.,ispLSI器件的結(jié)構(gòu),ispLSI器件的結(jié)構(gòu),圖5.7所示是高速直通組態(tài)模式.四個或門跨過PTSA直接與四個觸發(fā)器相連,避免了電路延時,可用來支持快速計數(shù)器設(shè)計12,17,18,19不加入相應(yīng)的或門.12和19作為控制邏輯的輸入信號.,圖5.8所示是異或邏輯組態(tài)模式.采用四個異或門,各異或門的一個輸入分別為乘積項0,4,8,13,另一個輸入則從四個或門輸出任意組合.此種組合適用于計數(shù)器,比較器和ALU的設(shè)計.,ispLSI器件的結(jié)構(gòu),ispLSI器件的結(jié)構(gòu),圖5.9是單乘積項結(jié)構(gòu),將乘積項0,4,10,13直接輸出,與觸發(fā)器連接,速度最快.,圖5.10是多模式結(jié)構(gòu).前面四種模式可以在同一個GLB中混合使用,圖中所示是該結(jié)構(gòu)一例.O3采用3乘積項驅(qū)動的異或模式,O2采用高速組態(tài),O1采用單乘積項組態(tài),O0采用11個乘積項驅(qū)動的標(biāo)準(zhǔn)模式.,ispLSI器件的結(jié)構(gòu),ispLSI器件的結(jié)構(gòu),四輸出邏輯宏單元中4個D觸發(fā)器的時鐘是連在一起的, 圖右下方的兩個MUX中,左邊一個用來選擇時鐘,右邊一個用來控制時鐘極性.同樣,四個觸發(fā)器的復(fù)位斷也是相連的.復(fù)位信號可以是全局復(fù)位信號,也可以是本GLB中12或19產(chǎn)生的復(fù)位信號,兩者是或的關(guān)系.在同一個GLB中,4個觸發(fā)器同時復(fù)位,而各GLB可不同時復(fù)位.,ispLSI器件的結(jié)構(gòu),5.3.3 布線區(qū) 1.全局布線區(qū)GRP 位于芯片中央,將所有的片內(nèi)邏輯聯(lián)系在一起,能預(yù)知輸入輸出之間的延遲,提供了完善的片內(nèi)互聯(lián)性能.,2. 輸出布線區(qū)ORP ORP是一個可編程的輸出矩陣,位于GLB和IOC之間的可編程互聯(lián)陣列, 通過對ORP的編程可以,.,將任一個GLB的輸出送到 16個I/O端的某一個. isp1032的一大特點是IOC和GLB之間沒有一一對應(yīng)的關(guān)系. 在ORP旁邊有16條通向GRP的總線,I/O單元可以使用,GLB輸出也可以通過ORP使用它,從而方便的實現(xiàn)了I/O端復(fù)用功能和GLB之間的互聯(lián).,ispLSI器件的結(jié)構(gòu),有時為了高速的工作,GLB輸出還可跨過ORP直接與I/O單元相連.,ispLSI器件的結(jié)構(gòu),5.3.4 輸入輸出單元 其內(nèi)部結(jié)構(gòu)如圖所示,有6個多路開關(guān)MUX,一個特殊的觸發(fā)器和門電路. IOC單元是用于將輸入信號,輸出信號或輸入輸出雙向信號與具體的I/O管腳相連,靠MUX1來選擇形成輸入,輸出,雙向I/O口.,ispLSI器件的結(jié)構(gòu),MUX2和MUX3用來選擇信號輸出途徑和輸出極性. MUX4則用來選擇輸入組態(tài)用何種方式輸入.IOC中的觸發(fā)器有兩種工作方式,一種是鎖存方式,在時鐘信號0電平時鎖存,二是寄存器方式,在時鐘信號上升沿時將時鐘信號存入寄存器.觸發(fā)器的時鐘由時鐘分配網(wǎng)絡(luò)提供,并通過MUX5和MUX6選擇和調(diào)整極性.觸發(fā)器的復(fù)位則由全局復(fù)位信號RESET實現(xiàn).,ispLSI器件的結(jié)構(gòu),ispLSI器件的結(jié)構(gòu),5.3.5 巨塊的組成 一個巨塊包含8個GLB,一個輸出布線區(qū),16個I/O單元, 兩個直接輸入(IN0,IN1) ISP1016中有兩個巨塊,ISP1032中有四個巨塊. 兩個專用輸入端不經(jīng)過鎖存器直接輸入.,ispLSI器件的結(jié)構(gòu),圖5.16中8個GLB可分別產(chǎn)生8個OE信號,由八選一OE選擇器選出,連接到這個巨塊的所有I/O單元. GOE0和GOE1是ispLSI1000E系列器件中兩個可以選擇的“全局輸出使能”引腳.與兩個專用輸入引腳是復(fù)用的.,24,ispLSI器件的結(jié)構(gòu),5.3.6 時鐘分配網(wǎng)絡(luò)CDN 它產(chǎn)生5個全局時鐘信號,前三個同步時鐘信號可供所有的GLB使用.后兩個可用于所有的I/O單元. 其輸入信號由四個專用時鐘輸入引腳提供. 但時鐘網(wǎng)絡(luò)的輸入也可以是GLB的4個輸出,以便生成內(nèi)部時鐘電路,內(nèi)部時鐘由用戶自己定義.,在系統(tǒng)編程原理和方法,5.4.1 在系統(tǒng)編程原理,在系統(tǒng)編程過程： 1） 將JEDEC文件中的數(shù)據(jù)自SDI端串行輸入數(shù)據(jù)寄存器。 2） 將編程數(shù)據(jù)寫入EECMOS單元。 3）將寫入的數(shù)據(jù)自SDO移出進行校驗。 將編程數(shù)據(jù)寫入EECMOS單元過程： 對起始行編程時，先將欲寫入該行的數(shù),據(jù)串行移入水平移位寄存器，并將,地址移位寄存器中與0行對應(yīng)的位置置1，其余位置置0，讓該行被選中，在編程脈沖的作用下，將水平移位寄存器的數(shù)據(jù)寫入該行。然后地址移位寄存器移動下一位，使陣列下一行被選中。,在系統(tǒng)編程原理和方法,ISP器件編程時如何與外系統(tǒng)脫離： ISPLSI有兩種工作模式：正常模式和編輯模式。由編程使能信號,來控制，當(dāng),為高電平時，器件處于正常模式；當(dāng),為低電平時，,器件所有I/O端的三態(tài)緩沖電路皆處于高阻狀態(tài)，切斷了芯片與外部電路的聯(lián)系，避免了芯片與外電路的相互影響。,ispLSI器件有五個編程接口：,SDI,MODE,SDO,和SCLK.一旦處,在編輯模式下,SDI完成兩種功能,一是作為串行移位寄存器的輸入,二是作為編程狀態(tài)機的一個控制信號,由MODE控制,MODE為低時,SDI作為串行移位寄存器的輸入,為高時,作為控制信號. SDO串行數(shù)據(jù)輸出端,將串行移位寄存器的輸出反饋給計算機,對數(shù)據(jù)進行校驗. SCLK提供串行移位寄存器和片內(nèi)時序機的時鐘信號. 對ISP編程有許多步,這些步驟在計算機的命令下按一定順序執(zhí)行,因此在ISPLSI中安排了一個編程狀態(tài)機來控制編程操作.,在系統(tǒng)編程原理和方法,閑置狀態(tài):MODE,SDI均為低. 當(dāng)開始編程是,必須通知ISP開始編程,有一個通知信號即識別碼.,在系統(tǒng)編程原理和方法,5.4.2 ISP器件的編程方式 1.利用PC機的I/O口編程 接在打印機端口.,2.多芯片ISP編程 2.1 典型的ISP編程電路,在系統(tǒng)編程原理和方法,2.2 菊花鏈結(jié)構(gòu): 特殊的串行用編程方 式,特點是各片共一 套ISP編程接口. 類似移位寄存器.,ABLE_HDL語言介紹,ABLE_HDL語言概覽 ABLE_HDL語言的基本語法 ABLE_HDL模塊的基本結(jié)構(gòu),ABLE_HDL語言概覽,ABLE源文件構(gòu)成：,頂層模塊,低層模塊,ABLE_HDL設(shè)計的基本單位,模塊,ABLE_HDL語言概覽,模塊結(jié)構(gòu)：,模塊開始（module語句） 標(biāo)志（flag語句） 標(biāo)題（title語句） 器件定義（device語句） 管腳、節(jié)點定義（pin，node語句） 屬性定義（istype語句） 常量定義（constant語句） 宏定義（macro語句） 邏輯方程式（equations語句） 真值表（truth_table語句） 狀態(tài)圖（state_diagram語句） 熔絲段定義（fuses語句） 測試向量（test_vectors語句） 模塊結(jié)束（end語句）,說明段,定義段,描述段,熔絲段,測試段,ABLE_HDL語言概覽,module m6809a （模塊語句） title 6809 memory decode Jean Designer Data I/O Corp Redmond WA 24 Feb 1984 （標(biāo)題語句） U09a device P14L4; （器件定義） A15, A14, A13, A12, A11, A10 pin 1,2,3,4,5,6; （管腳定義） ROM1,IO,ROM2,DRAM pin 14,15,16,17; H,L,X =1,0,.X.; （常量定義） Address= A15, A14, A13, A12, A11, A10,.X., .X., .X., .X.,.X.,.X.,.X.,.X.,.X.,.X.; Equations （ 方 程 ） !DRAM=(Address=hE000) end m6809a,ABLE_HDL語言介紹,ABLE_HDL語言概覽 ABLE_HDL語言的基本語法 ABLE_HDL模塊的基本結(jié)構(gòu),ABLE_HDL語言的基本語法,關(guān)鍵字,ABLE_HDL語言的基本語法,ABLE_HDL語言的基本語法,ABLE_HDL語言的基本語法,標(biāo)志符 標(biāo)志器件、引腳、節(jié)點、集合、輸入/輸出信號等的合法字符序列 標(biāo)志符區(qū)分大小寫，且不能與關(guān)鍵字重名 字符串 title 3:8encoder; 注釋 “declaration section” “module name(回車),ABLE_HDL語言的基本語法,4種基數(shù)表示法 RADIX命令改變?nèi)笔〉幕?radix 2; “change default base to binary radix 1010; “change from binary to decimal,ABLE_HDL語言的基本語法,專用常量 .C. 正脈沖時鐘輸入（低高低轉(zhuǎn)換） .K. 負脈沖時鐘輸入（高低高轉(zhuǎn)換） .D. 時鐘下降沿 .U. 時鐘上升沿 .F. 浮動輸入或輸出 .P. 寄存器預(yù)加載 .X. 任意值 .Z. 高阻態(tài)測試輸入或輸出（三態(tài)值） .SVn. n=29，驅(qū)動輸入到過電壓29,ABLE_HDL語言的基本語法,運算符及其優(yōu)先級,ABLE_HDL語言的基本語法,Example： 2#4$2 4 2#(4$2) 6,ABLE_HDL語言的基本語法,ABLE_HDL語言的基本語法,賦值運算符 = 和?= 非時鐘賦值（組合邏輯輸出） : = 和?:= 時鐘賦值 （寄存器輸出） 在使用點擴展名時使用=和?=運算符 ?=和?:=用于隨意條件的賦值 q0 := a （D型寄存器）,ABLE_HDL語言的基本語法,TRUTH_TABLE(A,B-F); 1,1-0; 1,0-1; 0,1-1; DCSET F=A F?=!A&!B （to enhance optimization）,ABLE_HDL語言的基本語法,集合 一組可作為整體進行運算的信號和常量 MULTOUT=B0,B1 ,B2, B3, B4, B5, B6, B7; SELECT=S0, S1, S2 MULTOUT=B0 B7; SELECT=S0S2; 用集合運算實現(xiàn)布爾方程 ChipSel =A15,ABLE_HDL語言的基本語法,Addr=A15 A0; X=.X.; ChipSel=Addr=1,0,1,X,X,X,X,X,X,X,X,X,X,X,X,X; ChipSel=(Addr=hA000) 集合運算 （集合賦值以及集合和數(shù)值比較時應(yīng)遵循的規(guī)則） 若該二進制數(shù)的有效位數(shù)多于集合中元素的個數(shù)，則從左邊截去多余位 若該二進制數(shù)的有效位數(shù)少于集合中元素的個數(shù)，則從左邊用0補齊,ABLE_HDL語言的基本語法,a,b=b101011; 等價于 a,b=b11； a,b=b1; 等價于 a,b=b01； 塊 塊是用大括號括起來的文本段。用于邏輯等式、狀態(tài)圖、宏和命令中 塊可以嵌套 This is a block This is also a block, and it spans more than one line.,ABLE_HDL語言的基本語法,邏輯等式中使用塊 WHEN (ModeS_Data) THEN Out_data:S_in; ELSE WHEN (ModeT_Data) THEN Out_data:T_in; WHEN (ModeS_Data) THEN S_Valid:1; ELSE WHEN (ModeT_Data) THEN T_Valid:1; 等價于 WHEN (ModeS_Data) THEN Out_data:S_in; S_Valid:1; ELSE WHEN (ModeT_Data) THEN Out_data:T_in; T_Valid:1;,ABLE_HDL語言的基本語法,狀態(tài)圖中使用塊 IF (Hold) THEN State1 WITH o1:o1.fb; o2:o2.fb; ENDWITH ELSE State2; 等價于 IF (Hold) THEN State1 WITH o1:o1.fb; o2:o2.fb; ELSE State2;,ABLE_HDL語言的基本語法,IF ( Hold ,ABLE_HDL語言的基本語法,變量和變量置換 啞變量：在宏定義、模塊或命令中被真實變量替代的標(biāo)識符 真實變量：用于宏定義、模塊或命令中的變量，可替代啞變量 在需要用真實變量替代啞變量的地方，啞變量前要加“?”，與其它標(biāo)識符區(qū)分 OR_EM MACRO (a, b, c) ?a # ?b # ?c; （宏定義） DOR_EM (X, Y, Z); （宏引用）,ABLE_HDL語言介紹,ABLE_HDL語言概覽 ABLE_HDL語言的基本語法 ABLE_HDL模塊的基本結(jié)構(gòu),ABLE_HDL模塊的基本結(jié)構(gòu),頭部 MODULE語句 關(guān)鍵字: MODULE 語法: module 模塊名(啞變量名,啞變量名) 模塊內(nèi)容 end 模塊名 module my_example (A, B) （將真實變量傳給模塊） C=?B + ?A; （啞變量可為模塊引用） end my_example,ABLE_HDL模塊的基本結(jié)構(gòu),FLAG語句 關(guān)鍵字: FLAG 語法: flag 參數(shù)1, 參數(shù)2, 參數(shù)n; （參數(shù)為ABLE軟件的處理參數(shù)，有化簡級別、跟 蹤級別、校驗和參數(shù)、未用熔絲參數(shù)等形式） flag -r2,-t3 （r-n軟件對源文件的化簡級別，t-n為跟蹤級別） INTERFACE語句 關(guān)鍵字: INTERFACE 在層次說明中使用,ABLE_HDL模塊的基本結(jié)構(gòu),TITLE語句 關(guān)鍵字: TITLE 語法: title 字符串 title 6809 memory decode Jean Designer Data I/O Corp Redmond WA 24 Feb 1984 說明部 說明關(guān)鍵字 關(guān)鍵字: DECLARATIONS 語法: DECLARATIONS 若說明部緊跟頭部之后，則可省略,ABLE_HDL模塊的基本結(jié)構(gòu),器件說明 關(guān)鍵字: DEVICE 語法: 器件標(biāo)志符 DEVICE 實際器件； U1 device MACH211; 常量說明 關(guān)鍵字: = 語法: 標(biāo)志符,標(biāo)志符,. = 表達式,表達式,; X=.X.; Addr=1,0,1;,ABLE_HDL模塊的基本結(jié)構(gòu),信號說明 引腳說明（模塊對外的信號） 關(guān)鍵字: PIN 語法:!引腳名,!引腳名, PIN 引腳號 , 引腳號, ISTYPE 屬性； a, b, c pin 3,8,10; 節(jié)點說明（模塊內(nèi)部的信號） 關(guān)鍵字: NODE 語法: 標(biāo)志符,標(biāo)志符,. = 表達式,表達式,; x, y, z node;,ABLE_HDL模塊的基本結(jié)構(gòu),屬性說明 關(guān)鍵字: ISTYPE 語法: 信號 ,信號, ISTYPE 屬性; o1,o2,o3 pin istype reg_d, buffer;,BACK,ABLE_HDL模塊的基本結(jié)構(gòu),ABLE_HDL模塊的基本結(jié)構(gòu),層次說明 低層模塊接口說明 關(guān)鍵字: INTERFACE 語法: MODULE 模塊名 INTERFACE（輸入/集合端口值-輸出 /集合:雙向/集合）； module and1 Interface(ia1,ia2,ia3-oa1); Title 3 inputs and gate; ,ABLE_HDL模塊的基本結(jié)構(gòu),頂層模塊接口說明 關(guān)鍵字: INTERFACE 語法: 低層模塊名 INTERFACE （輸入 值- 輸出/集合： 雙向/集合）； 功能塊語句 關(guān)鍵字: FUNCTIONAL_BLOCK 語法: 例化名 FUNCTIONAL_BLOCK 模塊名； and1 interface (ia1,ia2,ia3-oa1); and1_1 fuctional_block and1;,ABLE_HDL模塊的基本結(jié)構(gòu),符號狀態(tài)說明 狀態(tài)寄存器說明 關(guān)鍵字: STATE_REGISTER 語法: 狀態(tài)寄存器標(biāo)志 STATE_REGISTER ISTYPE 屬性; 狀態(tài)說明 關(guān)鍵字: STATE 語法: 狀態(tài)標(biāo)志符 ,狀態(tài)標(biāo)志符, STATE 狀態(tài)值 ,狀態(tài)值,;,ABLE_HDL模塊的基本結(jié)構(gòu),宏說明 關(guān)鍵字: MACRO 語法: 宏標(biāo)志符 MACRO 啞變量,啞變量, 塊 ； 在源文件中使用宏可避免重復(fù)寫一些功能塊的代碼 庫說明 關(guān)鍵字: LIBRARY 語法: LIBRARY 庫名 將指定的ABLE-HDL庫文件插入到當(dāng)前文件中,ABLE_HDL模塊的基本結(jié)構(gòu),邏輯描述部 點擴展名 語法: 信號名.擴展名 Q1.CLK = PULSE; Q2.D = A1 ,BACK,與器件結(jié)構(gòu)無關(guān) 的點擴展名,ABLE_HDL模塊的基本結(jié)構(gòu),邏輯等式 關(guān)鍵字: EQUATIONS 語法: EQUATIONS in 器件名 信號名?=表達式； 信號名?:=表達式； WHEN-THEN-ELSE 語句； 真值表 關(guān)鍵