原理圖輸入設(shè)計方法.ppt

第4章 原理圖輸入設(shè)計方法,4.1 MAX+plusII原理圖輸入功能,1、支持多層次設(shè)計,2、可時序仿真（0.1ns），能發(fā)現(xiàn)可能的競爭冒險現(xiàn)象,3、能將設(shè)計中所有電路和測試文件存儲入檔,4、可編程下載，進(jìn)行硬件驗證,注：除原理圖輸入，其他流程與文本輸入（VHDL）相同,優(yōu)點：設(shè)計者不需具備編程技術(shù)、硬件語言，只要會畫原理圖即可入門。,4.2 MAX+plusII元件庫,基本邏輯元件庫PRIM：,宏功能元件MF：,與非門、非門、D觸發(fā)器等,74系列器件,LPM：,兆功能塊（類似IP核）,本章通過1位全加器的設(shè)計介紹：,4.3 1位全加器設(shè)計,原理圖輸入的設(shè)計步驟、,元件庫的調(diào)用、,原理圖的設(shè)計方法、,多層次設(shè)計方法/元件的包裝與調(diào)用,1位全加器的含義：,A+B+CY=SOCO,如：1+1+1=11,方法1：直接列出真值表，用卡諾圖化簡得到邏輯表達(dá)式，從而畫出電路圖。,SO=ABC+ABC+ABC+ABC,CO=BC+AB+AC,1位半加器電路構(gòu)成：A+B=SO+CO,方法2：設(shè)計1位半加器，再組合成需要的全加器,SO=AB+AB CO=AB,目的：了解多層次的設(shè)計方法,原理圖設(shè)計步驟,步驟1：在WINDOWS下為本項工程設(shè)計建立文件夾。如E:MY_PRJ,注意： 文件夾名不能用中文，且不可帶空格。 此文件夾將被EDA默認(rèn)為工作庫work library,步驟2：啟動Max plus II,步驟3：輸入設(shè)計項目和存盤,選擇原理圖 編輯器,1、新建一個設(shè)計文件,FILE/NEW,2、調(diào)入元件,在空白處 點擊鼠標(biāo)右鍵,在空白處點擊鼠標(biāo)右鍵，,彈出窗口中選擇 “Enter Symbol”,PRIM基本硬件庫 MF宏功能庫 LPM庫,選擇元件庫,也可在這里輸入元 件名，如2輸入與門 AND2，輸出引腳： OUTPUT等,庫中的元件 自動顯示,將所需元件全部調(diào)入原理圖編輯窗,非門： NOT,2輸入與門： AND2,同或門： XNOR,輸入引腳： INPUT,輸出引腳： OUTPUT,3、連接原理圖,將調(diào)進(jìn)來的元件連接成半加器,連線工具：,（連 接/斷開、拖拉元件連線是否保持連接）,箭頭（選取）,A（輸入文字）,折線,直線,曲線,圓,放大,縮小,全圖,橡皮筋功能,技巧,刪除連線/元件：點擊或用箭頭或拖拉選中， 再按DELETE鍵 給I/O腳改名：雙擊PIN NAME/改名,將連接好的原理圖存盤,點擊保存,注意，要存在 自己建立的 文件夾中,文件名取為： h_adder.gdf,步驟4：將設(shè)計項目設(shè)置成工程文件(PROJECT),FILE,PROJECT,將工程設(shè)置成 當(dāng)前的文件,如果文件沒打開 或不是最頂層， 應(yīng)用NAME,注意指向的路 徑、文件改變了,步驟5：選擇目標(biāo)器件并編譯,ASSIGN,DEVICE,選擇器件系列： ACEX1K系列,根據(jù)實驗箱上的 元件型號選擇， 選EP1K30TC144-3,注意，要消去Show only Fastest Speed Grades的勾，使所 有速度級別的器件 都能顯示出來,步驟6：編譯compiler,MAX+plus II,選擇編譯器,編譯窗,編譯START前消去quartus fit項,消去Quartus適配操作,Fitter Settings,消去這里的勾,Processing,按編譯窗口的start,注意錯誤報告 和信息窗口Message,只有 Timing characteristic 可忽略,(1) 建立波形文件。為仿真測試新建一個文件,File /New,選擇波形 編輯器文件,步驟7：時序仿真,信號名,取樣點的值,取樣點,(2) 輸入信號節(jié)點,從SNF文件中輸入設(shè)計文件的信號節(jié)點,NODE ENTER NODE FROM SNF,點擊“LIST”,SNF文件中 的信號節(jié)點,選取,OK,（3）在Options菜單中消去網(wǎng)格對齊Snap to Grid的選擇(消去對勾),OPTION SNAP TO GRID,(4) 設(shè)定仿真時間。,FILE END TIME,60us,(5) 編輯輸入信號波形,用鼠標(biāo)拖拉選定區(qū)域，再用工具條設(shè)高低電平,放大/縮小,0/1,任意/高阻,時鐘信號,(6) 波形文件存盤。,(7) 運行仿真器。,(8) 觀察分析半加器仿真波形。,(9) 為了精確測量半加器輸入與輸出波形間的延時量，可打開時序分析器.,I/O延時時間,(10) 包裝元件入庫。,選擇菜單“File”“Open”，在“Open”對話框中選擇原理圖編輯文件選項“Graphic Editor Files”，然后選擇h_adder.gdf，重新打開半加器設(shè)計文件，然后選擇如圖4-5中“File”菜單的“Create Default Symbol”項，將當(dāng)前文件變成了一個包裝好的單一元件(Symbol)，并被放置在工程路徑指定的目錄中以備后用。,步驟8：引腳鎖定,方法1：手工輸入（不好用）,再編譯一次，將引腳信息編譯進(jìn)去,引腳對應(yīng)情況 半加器信號 目標(biāo)器件EP1K30TC144引腳號 a 27 b 26 co 39 so 38,步驟9：編程下載,(1) 下載方式設(shè)定,在編程窗打開 的情況下選擇 下載方式設(shè)置,(2) 下載/編程,1位全加器設(shè)計,Ain+Bin+Cin=Cout Sout 結(jié)果0011,前面已介紹可用卡諾圖化簡，直接給出表達(dá)式。,為說明頂層元件調(diào)用，用半加器實現(xiàn)： Ain+Bin=C1 S1 00 01 10 S1+Cin=C2 Sout C1+C2=Cout（因不可能同時為1）,步驟10：設(shè)計頂層文件,(1) 仿照前面的“步驟2”，打開一個新的原理圖編輯窗口,調(diào)出已設(shè)計好的半加器元件,(2) 完成全加器原理圖設(shè)計，并以文件名f_adder.gdf存在同一目錄中。,(3) 將當(dāng)前文件設(shè)置成Project，并選擇目標(biāo)器件為EPF1K30TC144-3。,(4) 編譯此頂層文件f_adder.gdf，然后建立波形仿真文件。,(5) 對應(yīng)f_adder.gdf的波形仿真文件，參考圖中輸入信號cin、bin和ain輸入信號電平的設(shè)置，啟動仿真器Simulator，觀察輸出波形的情況。,(6) 鎖定引腳、編譯并編程下載，硬件實測此全加器的邏輯功能。,(4) 資源編輯,(5) 引腳鎖定