音頻用集成電路信號傳輸與控制接口要求

ICS31.200

CCSL56

SICA

團體標準

T/SICA004—2023

音頻用集成電路信號傳輸與控制接口要求

Signaltransmissionandcontrolinterfacerequirementsforaudiointegratedcircuits

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2023-12-26發(fā)布2024-1-26實施

上海市集成電路行業(yè)協(xié)會發(fā)布

T/SICA004—2023

音頻用集成電路信號傳輸與控制接口要求

1范圍

本文件規(guī)定了音頻總線系統(tǒng)架構(gòu)，接口、電平、時序、應用協(xié)議以及測試等要求。

本文件適用于音頻鏈路音頻功放、音頻編解碼器等具有音頻數(shù)據(jù)或控制信號傳輸功能要求的集成電

路產(chǎn)品。

2規(guī)范性引用文件

下列文件中的內(nèi)容通過文中的規(guī)范性引用而構(gòu)成本文件必不可少的條款。其中，注日期的引用文件，

僅該日期對應的版本適用于本文件；不注日期的引用文件，其最新版本（包括所有的修改單）適用于本

文件。

GB/T9178集成電路術(shù)語

GB/T17573半導體器件分立器件和集成電路第1部分：總則

GB/T17574半導體器件集成電路第2部分：數(shù)字集成電路

GB/T17940半導體器件集成電路第3部分：模擬集成電路

3術(shù)語和定義

GB/T9178界定的以及下列術(shù)語和定義適用于本文件。

3.1

控制流controlstream

在音頻設備間傳輸?shù)目刂婆c狀態(tài)信息?？刂菩畔⒁话阌芍鳈C發(fā)送給從機，控制音頻設備的工作模式；

狀態(tài)信息一般由從機發(fā)送給主機，顯示從機狀態(tài)。

3.2

數(shù)據(jù)流datastream

在音頻設備間傳輸?shù)囊纛l數(shù)據(jù)信息。

4縮略語

下列縮略語適用于本文件。

I2S：集成電路音頻總線（Inter-ICSound）

I2C：集成電路控制總線（Inter-ICControl）

TDM：時分復用(Time-divisionmultiplexing)

DDR：雙倍速率（DoubleDataRate）

BCK：位時鐘（BitClock）

WCK：幀時鐘（WordClock）

DATA_MISO：主入從出數(shù)據(jù)（DATAofMasterInputSalveOutput）

學兔兔DATA_MOSI：主出從入數(shù)據(jù)（DATAofMasterOutputSalveInput）標準下載

DAC：數(shù)模轉(zhuǎn)換（Digital-to-AnalogConvert）

ADC：模數(shù)轉(zhuǎn)換（Analog-to-DigitalConvert）

PA：功率放大器（PowerAmplifier）

MIC：傳聲器（Microphone）

Codec：編解碼器（Coder-Decoder）

RD：讀指令（ReadCommand）

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WR：寫指令（WriteCommand）

CMD：控制檢測指令（Control&MonitorCommand）

MSB：最高位（MostSignificantBit）

LSB：最低位（LeastSignificantBit）

5音頻接口總線系統(tǒng)架構(gòu)

5.1基本要求

本文件定義的故障識別、處理和上報應基于音頻集成電路基本功能正常且穩(wěn)定，音頻集成電路應符

合GB/T17573、GB/T17574、GB/T17940等基本要求。

5.2總線要求

5.2.1該接口應用于音頻設備之間傳輸音頻數(shù)據(jù)和控制監(jiān)測信號，可實現(xiàn)全雙工通信。音頻設備之間

可同時傳輸音頻數(shù)據(jù)與控制監(jiān)測信號。該總線應為四線接口，包括：

a)幀時鐘（WCK），用于指示每一幀的起始位置。

b)位時鐘（BCK），每個時鐘的上升沿驅(qū)動/采樣1比特數(shù)據(jù)信號，下降沿驅(qū)動/采樣1比特控制

信號。

c)串行信號1（DATA_MOSI），主機可在BCK時鐘上升沿和下降沿驅(qū)動數(shù)據(jù)到DATA_MOSI，發(fā)送

給從機，從機在BCK時鐘的下降沿和上升沿采樣DATA_MOSI的數(shù)據(jù)。

d)串行信號2（DATA_MISO）,從機可在BCK時鐘上升沿和下降沿驅(qū)動數(shù)據(jù)到DATA_MISO，發(fā)送給

主機，主機可在BCK時鐘的上升沿和下降沿采樣DATA_MISO的數(shù)據(jù)。

5.2.2單從機總線系統(tǒng)框架見圖1，該接口中的BCK與WCK信號，既可由主機產(chǎn)生，也可由其他設備

產(chǎn)生，提供給主機與從機。多從機總線系統(tǒng)框圖見圖2，主機可同時與多個從機通信，DATA_MOSI和

DATA_MISO為兩根單向信號線，且方向相反，實現(xiàn)主機與從機間的全雙工通信。

幀時鐘

位時鐘

主機串行信號1從機

串行信號2

控制端

幀時鐘

位時鐘

主機串行信號1從機

串行信號2

圖1單從機總線系統(tǒng)框圖

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幀時鐘

位時鐘

主機串行信號1從機1

串行信號2

從機2

.

.

.

從機N

圖2多從機總線結(jié)構(gòu)框圖

5.3碼流要求

5.3.1概述

該接口在BCK時鐘的上升沿和下降沿均可以傳輸信號，從而每個時鐘周期可以傳遞2比特信號。其

中，1比特信號在時鐘上升沿被驅(qū)動，在下降沿被采樣；另1比特信號在時鐘下降沿被驅(qū)動，在上升

沿被采樣。該接口具有雙沿發(fā)送和接收信號的特性，不同沿的信號可分為數(shù)據(jù)流和控制流。

示例1：

上升沿為數(shù)據(jù)流，下降沿為控制流，如圖3所示。數(shù)據(jù)流為主機與從機之間傳輸?shù)囊纛l數(shù)據(jù)信號，控制流為主機與

從機間傳輸?shù)目刂票O(jiān)測信號。

音頻數(shù)據(jù)控制信號

圖3信號傳輸時序圖

5.3.2數(shù)據(jù)流

該總線接口的數(shù)據(jù)流應兼容I2S和TDM接口。

示例2：

圖4為兼容I2S格式的接口時序圖示例，圖5為兼容TDM格式的接口時序圖示例。

幀時鐘左通道右通道

學兔兔位時鐘標準下載

數(shù)據(jù)CMDMSBLSBMSBCMDLSB

命令開始命令結(jié)束數(shù)據(jù)最高位數(shù)據(jù)最低位

控制信號

數(shù)據(jù)信號

圖4兼容I2S格式的接口時序圖

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幀時鐘

位時鐘

數(shù)據(jù)CMDMSBLSBCMDMSBLSBCMDLSBCMDMSBLSB

命令開始命令結(jié)束數(shù)據(jù)最高位數(shù)據(jù)最低位

通道0通道1通道N

控制信號數(shù)據(jù)信號

圖5兼容TDM格式的接口時序圖

5.3.3控制流

控制指令可分為讀指令（RD）、寫指令（WR）、控制監(jiān)測指令(CM)以及可擴展的自定義指令，廠商

可根據(jù)實際情況定制非標準指令使用。讀指令和寫指令可用于主機與從機之間的非實時通信，控制監(jiān)測

指令可用于主機與從機之間的實時通信。上述介紹指令的幀結(jié)構(gòu)示例可參考附錄A控制流幀結(jié)構(gòu)示例（指

令的幀結(jié)構(gòu)可根據(jù)實際情況調(diào)整，不限于附錄A中表A.1所示的幀結(jié)構(gòu)）。

6接口要求

6.1位時鐘(BCK)

該總線應包括BCK信號（BitClock，位時鐘），每個時鐘周期的上升沿采樣1比特數(shù)據(jù)信號，下

降沿采樣另1比特控制信號。

6.2幀時鐘(WCK)

該總線應包括WCK信號（WordClock，幀時鐘）。WCK指示正在傳輸?shù)耐ǖ篮蛿?shù)據(jù)的起始位置，其脈

沖寬度可為一個BCK時鐘周期寬度或一個通道信號持續(xù)的時間長度。

6.3串行信號1(DATA_MOSI)

該總線應包括DATA_MOSI信號（DATAOfMasterOutputSlaveInput，主出從入信號），DATA_MOSI

傳輸主機向從機發(fā)送的信號，主機應以二進制補碼的形式發(fā)送音頻數(shù)據(jù)流給從機，主機也可通過

DATA_MOSI信號線，向從機發(fā)送控制信號。

6.4串行信號2(DATA_MISO)

該總線應包括DATA_MISO信號（DATAOfMasterInputSlaveOutput，主入從出信號），DATA_MISO

傳輸從機向主機發(fā)送的信號，從機應以二進制補碼的形式發(fā)送音頻數(shù)據(jù)流給主機，從機也可通過

DATA_MISO信號線，向主機發(fā)送狀態(tài)信號。

7電平與時序要求

接口電平與時序要求應滿足對應音頻用集成電路的設計規(guī)格書，可參考附錄B接口電平時序要求示

例。學兔兔標準下載

8應用協(xié)議

8.1面向?qū)ο蟮膮f(xié)議

可根據(jù)對象特性自定義控制流，滿足應用場景的需求。

注：音頻設備具體可分為音頻編解碼器（Codec）、功放（PA）、音頻傳聲器（MIC）、音頻數(shù)模轉(zhuǎn)換（DAC）/音頻

模數(shù)轉(zhuǎn)換（ADC）等芯片或模組。

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8.2診斷協(xié)議

可通過DATA_MISO信號線，傳輸音頻芯片內(nèi)部的診斷信息。

示例3：

芯片的電流信息、電壓信息、中斷等信息傳遞給上位機。上位機可根據(jù)回傳的信息，可實現(xiàn)負載診斷、喇叭保護

等功能。

8.3控制指令

應根據(jù)音頻設備的應用場景，設計相應指令?？蓞⒖急疚募?.3節(jié)描述，分為讀指令、寫指令和控

制監(jiān)測指令：

——讀寫指令實現(xiàn)音頻芯片寄存器讀寫功能（類似I2C接口功能）。用于主機配置從機音頻芯片中

寄存器，實現(xiàn)模式切換，參數(shù)優(yōu)化等功能。讀寫時序示例可參考附錄C。

——控制監(jiān)測指令可用于實時控制和監(jiān)測從機音頻設備。該指令可實現(xiàn)一個實時反饋系統(tǒng)，即從

機接收到控制信息后，實時反饋從機的狀態(tài)給主機，主機可根據(jù)監(jiān)測狀態(tài)調(diào)整控制信息。

9測試

9.1概述

通過數(shù)據(jù)流和控制流（控制流包括讀寫和控制監(jiān)測指令）兩類測試，判定接口是否正常。

9.2數(shù)據(jù)流測試

9.2.1為檢驗從機與主機間數(shù)據(jù)流通信及兼容性（I2S/TDM），從機內(nèi)部應設置鏈路環(huán)回模式。圖6

為環(huán)回測試的示意圖，主機向從機發(fā)送數(shù)據(jù)并接收回傳數(shù)據(jù)，并對比數(shù)據(jù)，其中從機音頻接口模塊內(nèi)部

結(jié)構(gòu)見9.2.2節(jié)圖7。

幀時鐘

數(shù)

位時鐘

據(jù)

主機從機

比串行信號1

對串行信號2

圖6環(huán)回測試示意圖

9.2.2圖7為音頻接口模塊的簡略實現(xiàn)框圖，主要分為四部分：

——幀時鐘邊沿檢測模塊，用于檢測幀頭位置；

——串并轉(zhuǎn)換模塊，將輸入串行數(shù)據(jù)轉(zhuǎn)換為并行信號；

——并串轉(zhuǎn)換模塊，將輸入并行數(shù)據(jù)轉(zhuǎn)換為串行信號；

——通道數(shù)據(jù)選擇器，用于通路選擇。

圖7中的數(shù)據(jù)選擇器，下行通路并行數(shù)據(jù)與上行通路并行數(shù)據(jù)通過寄存器配置為直連，即可實現(xiàn)鏈

路環(huán)回測試模式。

示例4：

數(shù)據(jù)流驗證用例如下：

——主機通過DATA_MOSI口向從機發(fā)送全1數(shù)據(jù)流，主機接收DATA_MISO輸出數(shù)據(jù)，應為全1。

——主機通過DATA_MOSI口向從機發(fā)送全0數(shù)據(jù)流，主機接收DATA_MISO輸出數(shù)據(jù)，應為全0。

學兔兔——主機通過DATA_MOSI口向從機發(fā)送隨機數(shù)據(jù)流，主機接收DATA_MISO輸出數(shù)據(jù)，應與輸入數(shù)據(jù)一致。標準下載

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同步并行加載

上傳并行數(shù)據(jù)

數(shù)據(jù)線2并轉(zhuǎn)串模塊

（數(shù)據(jù)和控制）

上傳串行數(shù)據(jù)

位時鐘數(shù)據(jù)

選擇

發(fā)送并行數(shù)據(jù)

數(shù)據(jù)線1

串轉(zhuǎn)并模塊

（數(shù)據(jù)和控制）

發(fā)送串行數(shù)據(jù)

同步并行加載

位時鐘

幀時鐘幀邊沿檢測

圖7音頻接口模塊簡略框圖

9.3控制流測試

9.3.1總體要求

控制流分為讀、寫、控制監(jiān)測共三個控制指令，主機應向從機按照定義好的幀格式發(fā)送控制流信號，

驗證控制流的正確性。

9.3.2讀寫指令測試

控制流中的讀寫指令實現(xiàn)主機與從機中寄存器信息交互，可通過檢驗主機與從機之間的寄存器讀寫

操作驗證讀寫指令是否正常。

示例5：

讀寫指令測試驗證用例如下:

——主機發(fā)送錯誤的器件地址，從機應無法響應。

——主機發(fā)送正確器件地址，向從機指定寄存器寫入數(shù)據(jù)，并讀取從機相應寄存器地址的數(shù)據(jù)，讀寫數(shù)據(jù)應一致。

9.3.3控制監(jiān)測指令測試

控制監(jiān)測指令需針對所有指令逐一測試，各指令作用到從機后，從機做出的響應如與預期現(xiàn)象一致，

則判定合格。

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A

A

附錄A

（資料性）

控制流幀結(jié)構(gòu)示例

以一幀包含32比特的標準I2S接口為例，若一幀包含大于32比特，僅使用前32比特作為完整

的一幀控制信息。接口控制流幀結(jié)構(gòu)見表A.1?？刂浦噶罘譃樽x指令（RD）、寫指令（WR）、控制檢測

指令（CMD）以及保留指令?？刂菩盘柕钠鹗嘉挥蒞CK的上升沿（或下降沿）指示確定，每幀的前3

比特為控制指令。

讀寫指令為慢速控制指令。3比特指令編碼后接5比特器件地址編碼、8比特寄存器地址編碼，

然后緊接8比特寫入/讀取寄存器中的數(shù)據(jù)，預留8比特保留位。

控制監(jiān)測指令為快速控制指令。3比特控制指令后接13比特控制監(jiān)測信息，每個通道的控制監(jiān)測

信息相互獨立，可實現(xiàn)多通道的實時控制監(jiān)測，每個通道的控制監(jiān)測位可根據(jù)實際應用，自定義幀結(jié)構(gòu)。

表A.1控制流幀結(jié)構(gòu)

Bits

命令類型

31302928272625242322212019181716

讀001

器件地址寄存器地址

寫010

控制檢測011通道0控制信號/通道0監(jiān)測數(shù)據(jù)

保留保留保留

Bits

命令類型

1514131211109876543210

讀保留

寄存器數(shù)據(jù)[7:0]

寫

控制檢測011通道1控制信號/通道1監(jiān)測數(shù)據(jù)

保留保留保留

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B

B

附錄B

（資料性）

接口電平時序要求示例

B.1圖B.1是接口發(fā)送與接收的時序要求以及輸入輸出IO電壓閾值示意圖。

注：IO指輸入/輸出(Input/Output)。

t_RCTt_HCt_RCTt_HC

V_OH

位時鐘t_LCV_OLV_IH

t_htr位時鐘

t_LCt_hrt_sr

t_htrt_dtrV_IL

t_dtrt_srt_hr

串行信號1

/串行信號2串行信號1

/串行信號2

幀時鐘

幀時鐘

a)接口發(fā)送時序要求示意圖b)接口接收時序要求示意圖

標引序號說明：

T——時鐘周期

t_HC——時鐘高電平持續(xù)時間

t_LC——時鐘低電平持續(xù)時間

t_sr——建立時間

t_hr——保持時間

t_dtr——發(fā)送數(shù)據(jù)延遲時間

t_htr——發(fā)送數(shù)據(jù)保持時間

V_OH——輸出高電平對應的電壓閾值

V_OL——輸出低電平對應的電壓閾值

V_IH——輸入高電平對應的電壓閾值

V_IL——輸入低電平對應的電壓閾值

圖B.1接口發(fā)送與接收的時序要求示意圖

B.2電平標準見表B.1，輸入/輸出低電平對應的電壓閾值為IO接口電壓標準V_IO的30%，輸入/輸

出低高電平對應的電壓閾值為IO接口電壓標準V_IO的70%。

表B.1接口電平要求

電壓閾值（V）

V_OL0.3*V_IO

輸出

V_OH0.7*V_IO

V_IL0.3*V_IO

輸入

V_IH0.7*V_IO

B.3時序的具體要求限制了各時序變量的范圍，見表B.2。

表B.2接口時序要求

主機從機

標注

學兔兔最小值最大值最小值標準下載最大值

時鐘周期TT_trT_r注1

t_RC0.05T0.05T

時鐘占空比：

t_HC0.45T0.55T0.45T0.55T注2

t_LC0.45T0.55T0.45T0.55T注2

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表B.2接口時序要求（續(xù)）

主機從機

標注

最小值最大值最小值最大值

發(fā)送端：

t_dtr0.3T0.3T注3

t_htr00注3

接收端：

t_sr0.1T0.1T注4

t_hr00注4

注1：主機與從機時鐘均有最高工作頻率，接口的時鐘周期T必須大于t_tr和t_r。

注2：該接口采用DDR的實現(xiàn)方式，需保證時鐘上升沿與下降沿相互的間隔保持相同，表格中t_HC，t_LC限定了時鐘

的占空比，保證各個沿的間隔均勻，時序穩(wěn)定。

注3：輸出延遲時間t_dtr和輸出保持時間t_htr會直接影響接收端的建立/保持時間。

注4：接收端的時序應滿足建立時間t_sr和保持時間t_hr要求。

B.4典型的IO口電平標準，需滿足表B.3和表B.4電平要求：

表B.3電平要求示例

電壓閾值(V)

V_OL0.54

輸出

V_OH1.26

V_IL0.54

輸入

V_IH1.26

注：表B.3中，假設V_IO的電平為1.8V。

表B.4電平要求示例

電壓閾值(V)

V_OL0.36

輸出

V_OH0.84

V_IL0.36

輸入

V_IH0.84

注：表B.4中，假設V_IO的電平為1.2V。

B.5典型的音頻傳輸速率下，需滿足表B.5時序要求。

表B.5時序要求示例

最小值典型值最大值條件

時鐘周期（T/ns）325.5208

時鐘沿時間（T_RC/ns）16.276T_RC<0.05T

時鐘高電平時間（T_HC/ns）146.4844T_HC>0.45T

學兔兔時鐘低電平時間（T_LC/ns）146.4844標準下載T_LC>0.45T

輸出延遲時間（T_dtr/ns）97.6563T_dtr<0.3T

輸出保持時間（T_htr/ns）0T_htr>0

建立時間（T_sr/ns）32.55208T_sr>0.1T

保持時間（T_hr/ns）0T_hr>0