實驗六-DDS信號發(fā)生器設計

實驗五DDS信號發(fā)生器設計一．實驗目的：學習利用EDA技術和FPGA實現(xiàn)直接數(shù)字頻率綜合器DDS的設計。二．實驗設備：1．電腦，quartusii集成開發(fā)環(huán)境2．GX_SOPC_EP3C10_EDK系統(tǒng)三．實驗實訓要求1．使用quartusii集成開發(fā)環(huán)境完成直接數(shù)字頻率綜合器DDS的設計2．利用GX_SOPC_EP3C10_EDK系統(tǒng)和電腦完成實驗并觀察波形四．實驗原理：參考6.12節(jié)。圖6-72是根據(jù)圖6-71的根本DDS原理框圖作出的電路原理圖的頂層設計，其中相位累加器的位寬是32。圖中共有六組元件模塊和一些接口，說明如下：圖6-72DDS信號發(fā)生器頂層原理圖(1)32位加法器ADDER32。由LPM_ADD_SUB宏模塊構成。設置了2級流水線結構，使其在時鐘控制下有更高的運算速度和輸入數(shù)據(jù)穩(wěn)定性。(2)32位存放器DFF32。由LPM_FF宏模塊擔任。ADDER32與DFF32構成一個32位相位累加器，其高8位A[31..24]作為波形數(shù)據(jù)ROM的地址。(3)正弦波形數(shù)據(jù)ROM。正弦波形數(shù)據(jù)ROM模塊sin_8X8的地址線和數(shù)據(jù)線位寬都是8位。這就是說，其中的一個周期的正弦波數(shù)據(jù)有256個，每個數(shù)據(jù)有8位。其輸出可以接一個8位的高速DAC。ROM中的MIF數(shù)據(jù)文件可用專用軟件工具獲得，這里不再深入探討。(4)頻率控制字輸入B[20..17]由計數(shù)器CNT4B產(chǎn)生。本來的頻率控制字是32位的，但為了方便實驗驗證，把高于20和低于17的輸入位預先設置成0或1。頻率控制字B[31..0]與由DAC[7..0]驅動的DAC的正弦信號頻率的關系，可以由公式算出。其中fout為DAC輸出的正弦波信號頻率，fclk是CLK的時鐘頻率，直接輸入是50MHz，接入鎖相環(huán)后可到達更高頻率。頻率上限要看DAC的速度。如果接高速DAC，如10位的5651，輸出速度可達180MHz。但應該注意，5651需要一個與數(shù)據(jù)輸入頻率相同的工作時鐘驅動，這就是圖6-72中的DAC_CLK，它用于作為外部DAC的工作時鐘。當B[20..17]=0FH、01H時，DAC輸出數(shù)據(jù)的速度有很大不同。圖6-73是圖6-72電路的仿真波形。盡管這個波形只是局部的，但也能看出DDS的局部性能。即隨著頻率字B[20..0]的加大，電路中ROM的數(shù)據(jù)輸出的速度也將提高。(5)DAC驅動數(shù)據(jù)口DAC[7..0]。如果外部DAC是DAC0832，只需將DAC[7..0]輸出給0832即可，信號頻率算法不變，而且要注意0832的速度只有1MHz。五．實驗內(nèi)容根據(jù)圖6-72完成整體設計和仿真測試，深入了解其功能，并由仿真結果進一步說明DDS的原理。完成編譯和下載，用嵌入式邏輯分析儀觀察輸出波形。1.繪制并完成電路原理圖(1)用LPM_ADD_SUB宏模塊生成32位加法器ADDER32。(2)用LPM_FF宏模塊生成32位存放器DFF32。(3)用ROM:1-PORT生成正弦波形數(shù)據(jù)ROM。(4)生成lut8x8.mif文件，實現(xiàn)8X8正弦波形文件，并寫入ROM。(5)用LPM_COUNTER宏模塊生成4位計數(shù)器，并用D觸發(fā)器構成2進制分頻器，生成邏輯分析儀所需時鐘信號COUT。(6)用LPM_COUNTER宏模塊生成4位計數(shù)器CNT4B，用作頻率控制字，并將輸入引腳定義為91，即GX_SOPC_EP3C10_EDK系統(tǒng)板的key1，產(chǎn)生從0H~FH的作頻率控制字，是輸出頻率發(fā)生對應的變化。(7)用ATLPLL宏模塊生成PLL電路，輸出頻率為20MHz，亦可生成更高的頻率。(8)參考圖6-72連接其他線路。2.用嵌入式邏輯分析儀觀察輸出波形(1)翻開SignalTapII編輯窗口完成設置選擇File→New命令，，在New窗口中選擇SignalTapIILogicAnalyzerFile。單擊OK按鈕，即出現(xiàn)SignalTapII編輯窗口，如圖4-30所示。首先單擊上排的Instance欄內(nèi)的auto_signaltap_0，更改此名為dds，這是其為了調入待測信號名，在下欄的空白處雙擊，即彈出NodeFinder窗口，再于Filter欄選擇“Pins:output",單擊List按鈕，即在左欄出現(xiàn)與此工程相關的所有輸出信號。選擇需要觀察的信號名：4位輸出總線F[3..0]、正弦輸出總線信號PA[7..0]。單擊OK按鈕后即可將這些信號調入SignalTapII信號觀察窗口。將工程的輸出分頻時鐘信號COUT兼作邏輯分析儀的采樣叫鐘。單擊窗口左下角的Setup選項卡，選擇右端signalconfiguration下方Clock欄右側的“…〞按鈕，即出現(xiàn)NodeFinder窗口，為了說明和演示方便，選擇計數(shù)器工程的輸出分頻時鐘信號COUT作為邏輯分析儀的采樣時鐘，接著在Data框的SampleDepth欄選擇采樣深度為2K位。選擇File→SaveAs命令，輸入此SignalTapTI文件名為test.stp〔默認文件名stpl，不修改也可〕。單擊“保存〞按鈕后，將出現(xiàn)個提示：“DoyouwanttoenableSignalTapII…〞，單擊“是〞按鈕，表示同意再次編譯時將此SignalTapII文件〔核〕與工程(ddsp)捆綁在一起綜合／適配，以便一同被下載進FPGA芯片中去完成實時測試任務。(2)編譯下載、啟動SignalTapII進行采樣與分析首先選擇Processing—StartCompilation命令，啟動全程編澤。接著翻開電源，連接JTAG口，設定通信模式。翻開編程窗口準備下載SOF文件。最后下載文件ddsp.sof。也可以利用SignalTapIIAnalyzer窗口來下載SOF文件。單擊Instance名cnts，再單擊Processing菜單的AutorunAnalysis按鈕，啟動SignalTapII連續(xù)采樣。這時就能在SignalTapII數(shù)據(jù)窗口通過JTAG口觀察到來自開發(fā)板上FPGA內(nèi)部的實時信號。如果希望觀察到可形成類似模擬波形的數(shù)字信號波形，可以右擊所要觀察的總線信號名(如PA)，在彈出的菜單中選擇總線顯示模式BusDisplayFormat為UnsignedLineChart，即可獲得“模擬信號波形〞。(3)引腳定義說明設計端口芯片引腳開發(fā)板模塊CLKPIN_22SW1AF[3]PIN_75LED4F[2]PIN_74LED3F[1]PIN_73LED2F[0]PIN_72LED1K1PIN_91PA[7]PIN_110PA[6]PIN_106PA[5]PIN_104PA[4]PIN_103PA[3]PIN_80LED8PA[2]PIN_79LED7PA[1]PIN_77LED6PA[0]PIN_76LED5(4)實驗板操作跳線器連接在F1_SW1_JP1(2-3)，下載程序到實驗板上，運行SignalTapIIAnalyzer觀察PA輸出的