了解FPGA的芯片內(nèi)部資源：IO是什么

了解FPGA的芯片內(nèi)部資源：IO是什么今天想和大家一起聊聊FPGA的IO。先說說我當(dāng)年入門的經(jīng)歷吧。國(guó)內(nèi)的大學(xué)有FPGA開發(fā)條件的實(shí)驗(yàn)室并不太多，當(dāng)年大學(xué)的那幫同學(xué)有的做ARM，有的做linux，很少有人做FPGA，當(dāng)時(shí)學(xué)FPGA僅僅是由于非?？释暮闷嫘摹Ｋ?，在淘寶買了一塊開發(fā)板，就開始了自己的FPGA之路。大部分開發(fā)板的內(nèi)容主要是教學(xué)員怎么樣寫Verilog代碼，很少會(huì)對(duì)FPGA的芯片架構(gòu)做詳細(xì)的說明和解讀，所以當(dāng)年面試的時(shí)候就碰到了一個(gè)很尷尬的事情，面試官第一個(gè)問題問的就是：用的是哪顆FPGA，內(nèi)核電壓是多少？當(dāng)時(shí)就懵了，雖然做了快一年FPGA，我還沒有關(guān)注過芯片的內(nèi)核電壓···。但其實(shí)熟悉FPGA的基本架構(gòu)，了解FPGA的芯片內(nèi)部資源真的很重要。雖然很多FPGA工程師都是寫代碼，但是作為硬件編程工程師，如果不熟悉FPGA的底層資源和架構(gòu)，是很難寫出高質(zhì)量的代碼——至少很難寫出復(fù)雜邏輯的高質(zhì)量代碼，也很難站在系統(tǒng)的層面去考慮芯片的選型等問題。那熟悉FPGA架構(gòu)，首先最主要的一點(diǎn)，我們先來了解FPGA的IO。FPGA的IO命名。FPGA芯片IO命名方式太多，管腳也多，讓人感覺很亂。這是我當(dāng)年的感覺，諸如會(huì)經(jīng)常聽到：A13，B14···BANK34，BANK12····MIO0，EMIO···。但這確實(shí)是FPGA的特點(diǎn)，F(xiàn)PGA可以兼容多種不同的電壓標(biāo)準(zhǔn)，也有豐富的IO。首先，F(xiàn)PGA的IO物理命名規(guī)則，也就是我們做管腳約束時(shí)候的命名，芯片通常是長(zhǎng)方體或者正方體，所以命名通常采用字母+數(shù)字組合的方式，從上到下是字母（A，B，C，D```），從左到右是數(shù)字（1，2，3```），所以諸如：A13（見下圖），就是圖上標(biāo)紅的位置，這個(gè)是xilinx的一顆芯片示意圖，其它廠商的FPGA芯片也類似。其次，F(xiàn)PGA的功能命名規(guī)則。功能命名規(guī)則每個(gè)廠家都會(huì)自己的一套規(guī)則，但都大同小異，我們重點(diǎn)來講述一下xilinx的命名（xilinx的文檔是行業(yè)標(biāo)桿，其它FPGA廠家的資料多多少少會(huì)參考xilinx）。通常xilinx的功能命名格式為：IO_LXXY#/IO_XX。其中：（1）IO代表用戶IO；（2）L代表差分，XX代表在當(dāng)前BANK下的唯一標(biāo)識(shí)號(hào)，Y=［P|N］表示LVDS信號(hào)的P或者N；（3）#表示Bank號(hào)。比如，我們的原理圖中有一個(gè)IO的名字為：IO_L13P_T2_MRCC_12，那通過功能命名的規(guī)則我們就可以知道，這是一個(gè)用戶IO，支持差分信號(hào)，是BANK12的第13對(duì)差分的P端口，與此同時(shí)它也是全局時(shí)鐘網(wǎng)絡(luò)輸入管腳（MRCC是全局時(shí)鐘網(wǎng)絡(luò)）。再次，什么是Bank。Bank是一組物理位置和特性相近的IO的總稱，同一BANK的電壓的基準(zhǔn)是一致的，因此，通常如果我們需要各種不同標(biāo)準(zhǔn)的電壓，可以通過給到BANK的電壓基準(zhǔn)不同的方式來實(shí)現(xiàn)多種電平標(biāo)準(zhǔn)的輸入輸出。通常封裝越大，BANK數(shù)量也越多，可以支持電壓標(biāo)準(zhǔn)也越多。如下圖就是ZYNQ7030的一個(gè)IOBANK分布圖：除了FPGA的用戶IO外，還有很多其他的功能IO，如下載接口，模式選擇接口，還有MRCC，也即我們前文講到的全局時(shí)鐘網(wǎng)絡(luò)和局部時(shí)鐘網(wǎng)路等。其中最值得關(guān)注的是FPGA的電源引腳，其中ZYNQ器件包含兩套完全獨(dú)立的供電系統(tǒng)，一套是嵌入式端的電源（PS），一套是邏輯端的電源（PL），兩套供電系統(tǒng)完全獨(dú)立，因此也沒有先后上電的時(shí)序需求。如下：通常包含的電壓有：（1）內(nèi)核電壓，Vccpint和Vccint分別為PS的內(nèi)核電壓和PL的內(nèi)容電壓，內(nèi)核電壓的大小通常和工藝相關(guān)，如48nmXILINX器件的內(nèi)核電壓為1.2v，28nm的ZYNQ器件的內(nèi)核電源為1.0v（通常電壓都有一個(gè)范圍，范圍也和速度等級(jí)相關(guān)），當(dāng)然，電壓越低，在同樣邏輯規(guī)模和主頻下，對(duì)應(yīng)的功耗也會(huì)越低。（2）Vccpaux和Vccaux分別為PS和PL的輔助電壓。在ZYNQ器件中為1.8v。（3）Vccpll為內(nèi)部鎖相環(huán)供電電壓。（4）Vcc_mio0為PS的MIO0BANK的基準(zhǔn)電壓，VCCO_DDR為PS端的DDR的電壓，此電壓通常和選擇的DDR顆粒相關(guān)，如（DDR3，LDDR3等相對(duì)應(yīng)的值就有所不同，這一部分我們都要在相關(guān)視頻中做詳細(xì)解讀）。（5）Vccon這部分就我們前面講到的PL端的Bank基準(zhǔn)。對(duì)于純邏輯的FPGA器件，由于沒有PS端，因此相應(yīng)的PS端供電就沒有，只有PL端的供電，實(shí)現(xiàn)更簡(jiǎn)單。最后，我們來聊聊FPGA的上電。和所有的器件一樣，F(xiàn)PGA的上電遵循一定的上電邏輯，通常情況下SRAM結(jié)構(gòu)（XILINX、Altera等都屬于SRAM結(jié)構(gòu)）的上電時(shí)間會(huì)比FLASH結(jié)構(gòu)的（Microm，Actel等）上電時(shí)間要長(zhǎng)。有些國(guó)產(chǎn)FPGA為了簡(jiǎn)化BOM成本（如安路半導(dǎo)體）不需要用戶特別關(guān)注上電時(shí)序，用單電源供電，芯片內(nèi)部控制上電時(shí)序。雖然不合理的上電時(shí)序有時(shí)候也能讓FPGA正常工作，但不正常的上電或掉電過程有可能會(huì)造成瞬時(shí)電流過大，無法保證上電期間FPGAIO為三態(tài)，甚至損壞芯片，因此需要設(shè)計(jì)者特別關(guān)注上電時(shí)序。針對(duì)XILINXFPGA的上電通常需要遵循以下規(guī)則：（1）在PS端，Vccpint，Vccpaux，Vccpll一起上電，后啟動(dòng)PS的Vcco電源（Vcco_mio0，Vcco_mio1，Vcco_ddr），其中PS_POR_B在上電期間應(yīng)保持低電平，直到內(nèi)核，輔助電壓，PLL電壓和BANK的電壓達(dá)到相應(yīng)閾值。掉電的順序和上電順序保持一致。（2）在PL端，推薦的上電順序依次為Vccint，Vccbram，Vccaux，Vccaux_io，Vcco。其中，如果Vccint和Vccbram是相同的電壓，則可以采用同一電源供電，同時(shí)啟動(dòng)。Vccaux，Vccaux_io和Vcco為同一電壓則亦可以采用同一電源