一種多模式ldpc碼的可重構(gòu)結(jié)構(gòu)

一種多模式ldpc碼的可重構(gòu)結(jié)構(gòu)

0基于ldpc碼算法的可重構(gòu)結(jié)構(gòu)196年，r.g.garaham首次提出了低密度奇偶校驗(yàn)碼（lsdc）。自LDPC碼結(jié)構(gòu)誕生以來(lái),陸續(xù)提出了串行、全并行針對(duì)上述問(wèn)題,本文在分析LDPC碼算法的基礎(chǔ)上,根據(jù)可重構(gòu)思想,提出了一種支持12種模式LDPC的可重構(gòu)結(jié)構(gòu)。該譯碼器能降低系統(tǒng)硬件開(kāi)銷和系統(tǒng)級(jí)應(yīng)用的復(fù)雜度,節(jié)省芯片面積。1tdmp算法性能分析R.G.Gallager給出了兩種LDPC碼的迭代譯碼算法,即硬判決算法和軟判決算法。軟判決算法性能好,但計(jì)算過(guò)程太復(fù)雜。文獻(xiàn)[5]提出了一種對(duì)數(shù)域的BP算法,將硬件難以實(shí)現(xiàn)的乘除運(yùn)算用加減運(yùn)算代替,大大提高了處理速度。文獻(xiàn)[6]提出了一種改進(jìn)BP算法,即最小和(Min-Sum,MS)算法,解決了φ(x)函數(shù)難以硬件實(shí)現(xiàn)的問(wèn)題,但譯碼性能有所下降。文獻(xiàn)[7]對(duì)MS算法進(jìn)行了改進(jìn),采用了歸一化最小和(Nor-Min-Sum,NMS)算法和偏移最小和(Offset-Min-Sum,OMS)算法。這兩種算法都獲得了與BP算法相當(dāng)或更優(yōu)的譯碼性能,但算法的收斂速度比較慢,硬件實(shí)現(xiàn)復(fù)雜度仍然較高。文獻(xiàn)[8]提出了一種基于Turbo譯碼的分層譯碼思想,即TDMP算法。TDMP算法對(duì)每個(gè)校驗(yàn)節(jié)點(diǎn)、變量節(jié)點(diǎn)的數(shù)據(jù)處理與傳遞的方式是:得到新的數(shù)據(jù)后,直接更新本節(jié)點(diǎn),再將更新后的數(shù)據(jù)直接傳遞到下一個(gè)迭代節(jié)點(diǎn)。因此,節(jié)省了中間數(shù)據(jù)的緩存資源。迭代處理流程中傳遞的都是最新數(shù)據(jù),迭代收斂速度更快。TDMP譯碼算法描述如下。首先初始化。若存在任意的i、j,且H(i,j)=1,則有:其次迭代運(yùn)算處理。若存在任意的i、j,且H校驗(yàn)節(jié)點(diǎn)處理及更新處理有:變量節(jié)點(diǎn)更新運(yùn)算有:最后判決運(yùn)算。有:在該TDMP算法中,變量節(jié)點(diǎn)傳向校驗(yàn)節(jié)點(diǎn)的數(shù)據(jù)處理采用了NMS算法進(jìn)行簡(jiǎn)化處理。同時(shí),為了補(bǔ)償NMS簡(jiǎn)化處理帶來(lái)的性能損失,將校驗(yàn)節(jié)點(diǎn)輸出的信息與乘性因子α(α<1)相乘,進(jìn)行補(bǔ)償。采用NMS優(yōu)化后的TDMP譯碼算法所需的存儲(chǔ)數(shù)據(jù)量少,運(yùn)算復(fù)雜度低,收斂速度快。譯碼算法性能比較如圖1所示。譯碼算法迭代性能比較如圖2所示。從圖1可以看出,TDMP算法譯碼誤碼率與NMS算法接近。從圖2可以看出,TDMP算法平均迭代次數(shù)只是NMS算法的一半。TDMP算法的收斂速度優(yōu)于NMS算法。迭代次數(shù)仿真曲線如圖3所示。選擇最佳迭代次數(shù)是根據(jù)區(qū)域內(nèi)譯碼誤碼率的最差情況對(duì)應(yīng)值而定。從圖3可以看出,30次與40次的曲線基本重合,20次與30次的曲線相比,性能有所下降。因此,NMS算法的最大迭代次數(shù)為30次。譯碼器量化仿真曲線如圖4所示?？梢钥闯?量化比特?cái)?shù)為12bit時(shí)的譯碼性能與TDMP算法性能最接近。量化比特?cái)?shù)為9bit和8bit時(shí)的譯碼性能有所下降,在SNR為2dB時(shí),與TDMP浮點(diǎn)算法的譯碼性能相比,分別降低了0.25dB和0.3dB。但是,9bit量化與NMSA浮點(diǎn)算法的性能接近,還略好一些;8bit量化比NMSA浮點(diǎn)算法的性能降低0.15dB。綜合考慮性能與硬件復(fù)雜度,采用8bit(1bit符號(hào)位+4bit整數(shù)位+3bit小數(shù)位)量化最為合適。2單元譯碼結(jié)構(gòu)為支持4種碼率(1/2、2/3、3/4和5/6)和3種碼長(zhǎng)(648bit、1296bit和1944bit)共12種LDPC譯碼,將表征每種LDPC碼的參數(shù)信息分別存儲(chǔ)到參數(shù)存儲(chǔ)器組(PARRAM)中。通過(guò)讀取不同的配置參數(shù),組合產(chǎn)生不同的控制信號(hào)來(lái)控制數(shù)據(jù)移位網(wǎng)絡(luò)。調(diào)用譯碼處理陣列(DPA)中的若干譯碼處理單元(DPU),組成針對(duì)某種碼率、碼長(zhǎng)的LDPC譯碼結(jié)構(gòu)。因此,通過(guò)調(diào)用不同配置參數(shù)來(lái)重新組合譯碼器結(jié)構(gòu)的方式,實(shí)現(xiàn)了譯碼器的可重構(gòu)結(jié)構(gòu)。采用NMS-TDMP譯碼算法、支持IEEE802.11n標(biāo)準(zhǔn)的LDPC譯碼器結(jié)構(gòu)如圖5所示。該譯碼器包含DPA、配置后驗(yàn)概率存儲(chǔ)器組(CPPRAM)、PARRAM、校驗(yàn)節(jié)點(diǎn)更新值存儲(chǔ)器組(CheckRAM)、可重構(gòu)數(shù)據(jù)移位網(wǎng)絡(luò)(RDSN)、硬件判決單元(HDU)、數(shù)據(jù)恢復(fù)單元(DRU)和控制器(Controller)。PARRAM組包括DCRAM、ShifterRAM、非零元素位置RAM。表征每種LDPC碼的參數(shù)信息分別存儲(chǔ)于這些存儲(chǔ)器中。通過(guò)RDSN模塊選擇對(duì)應(yīng)的DPU,以處理CPPRAM輸出的信息DPA包含了81個(gè)DPU。在一個(gè)周期內(nèi),能完成一個(gè)z×z的矩陣的變量結(jié)點(diǎn)更新運(yùn)算每完成一次子迭代后,DCRAM、ShifterRAM、非零元素位置RAM的地址加1,輸出下一組控制信號(hào);重復(fù)執(zhí)行循環(huán);重復(fù)執(zhí)行m(校驗(yàn)矩陣中的行數(shù))次后,得到更新后的變量結(jié)點(diǎn)值;經(jīng)過(guò)HDU,進(jìn)行提前終止迭代判決3基于數(shù)據(jù)的dsnIEEE802.11n標(biāo)準(zhǔn)給出的校驗(yàn)矩陣是由基礎(chǔ)矩陣循環(huán)右移產(chǎn)生的,變量節(jié)點(diǎn)和校驗(yàn)節(jié)點(diǎn)在數(shù)據(jù)傳遞時(shí)必須通過(guò)移位網(wǎng)絡(luò)來(lái)完成對(duì)應(yīng)數(shù)據(jù)的映射。為實(shí)現(xiàn)多模譯碼,數(shù)據(jù)移位網(wǎng)絡(luò)必須支持不同數(shù)據(jù)位寬的循環(huán)移位。本文采用了可重構(gòu)數(shù)據(jù)移位網(wǎng)絡(luò)(ReconfigurableDataShifterNetwork,RDSN),根據(jù)接收到的移位配置信息來(lái)重構(gòu)不同位寬的DSN。RDSN結(jié)構(gòu)如圖6所示。該結(jié)構(gòu)能實(shí)現(xiàn)擴(kuò)展因子zRDSN包含主網(wǎng)絡(luò)(MasterNetwork,MN)、選擇網(wǎng)絡(luò)(SelectNetwork,SN)和控制網(wǎng)絡(luò)(ControlNetwork,CN)。MN是一個(gè)對(duì)數(shù)桶形移位器(LogarithmicBarrelShifter,LBS)。若輸入端口數(shù)目為S,則LBS包含log設(shè)S=5,LBS結(jié)構(gòu)如圖7。圖7中,每層移位值與移位層數(shù)呈對(duì)數(shù)關(guān)系。當(dāng)只有第一層置1,其他層為0,則循環(huán)移位1位;當(dāng)?shù)谝粚?、第二層?,其他層為0,則循環(huán)移位3位;依次類推。SN包含z4譯碼器參數(shù)的優(yōu)化本文IEEE802.11n標(biāo)準(zhǔn)、支持多模的可重構(gòu)譯碼器采用Verilog-HDL語(yǔ)言進(jìn)行設(shè)計(jì)。采用Modelsim軟件進(jìn)行系統(tǒng)功能驗(yàn)證。本譯碼器的最高時(shí)鐘頻率為240MHz,不同模式下最大數(shù)據(jù)吞吐率為1.568Gbit/s。基于0.13μmCMOS工藝進(jìn)行設(shè)計(jì),芯片面積為3.452mm本文的譯碼器采用了NMS-TDMP算法,降低了存儲(chǔ)器使用量;使用HDU進(jìn)行提前判決,以終止迭代,節(jié)省了存儲(chǔ)校驗(yàn)矩陣的存儲(chǔ)器開(kāi)銷;可重構(gòu)結(jié)構(gòu)能支持12種模式,時(shí)鐘頻率和最大吞吐率更高。本文與其他文獻(xiàn)中譯碼器的參數(shù)對(duì)比如表1所示。本文譯碼器的面積比文獻(xiàn)[10]更小。文獻(xiàn)[11]的吞吐率與本文相當(dāng),歸一化面積比本文約小一半。但文獻(xiàn)[11]引入了軟件操作,系統(tǒng)應(yīng)用復(fù)雜度更高。5基于tsmc的譯碼系統(tǒng)本文提出了一種IEEE802.11n標(biāo)準(zhǔn)LDPC譯碼器的可重構(gòu)結(jié)構(gòu)。采用NMS優(yōu)化