順序脈沖發(fā)生器

順序脈沖發(fā)生器第一頁，共十頁，編輯于2023年，星期四一、計(jì)數(shù)型順序脈沖發(fā)生器(一)

由四進(jìn)制計(jì)數(shù)器(JK觸發(fā)器)和譯碼器構(gòu)成Y0CP1J1KC1FF01J1KC1FF1&11RDRD1CR&&&Y1Y2Y3CPQ0Q1Y0Y1Y2Y3第二頁，共十頁，編輯于2023年，星期四(二)

由D

觸發(fā)器和譯碼器構(gòu)成C11DQ0Q0RDC11DQ1Q1FF0FF1=1CPCRRD111Y0&&&&Y1Y2Y3結(jié)果與前同防止競(jìng)爭(zhēng)冒險(xiǎn)第三頁，共十頁，編輯于2023年，星期四二、移動(dòng)位型順序脈沖發(fā)生器C11DQ0C11DQ1C11DQ2C11DQ3FF0FF1FF2FF3CPCRRRRR1狀態(tài)圖同環(huán)型計(jì)數(shù)器，能自啟動(dòng)，只有4個(gè)有效狀態(tài)，但不需譯碼器。(一)

由環(huán)型計(jì)數(shù)器構(gòu)成CPQ0Q1Q2Q3(二)

由扭環(huán)型計(jì)數(shù)器構(gòu)成（略）第四頁，共十頁，編輯于2023年，星期四三、用MSI構(gòu)成順序脈沖發(fā)生器D0D1D2D3LDCRCTTCTPQ0Q1Q2Q3CO74LS16374LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y71D2D3D4D5D6D7D8DCP174LS374EN1Q2Q3Q4Q5Q6Q7Q8Q3位二進(jìn)制計(jì)數(shù)譯碼緩沖寄存第五頁，共十頁，編輯于2023年，星期四5.4.2三態(tài)邏輯和微機(jī)總線接口一、總線結(jié)構(gòu)總線是多條數(shù)據(jù)線或地址線控制信號(hào)線的簡(jiǎn)稱。(一)

總線表示方法公用導(dǎo)線設(shè)備1設(shè)備2總線設(shè)備1設(shè)備2(二)

設(shè)備性質(zhì)與總線雙向設(shè)備可讀出,可寫入輸出設(shè)備只“讀出”總線輸入設(shè)備只“寫入”第六頁，共十頁，編輯于2023年，星期四(三)

常用器件與總線的連接1.兩個(gè)以上TTL(CMOS)器件輸出端不能與同一根總線連接;2.OC門和OD門可以輸出端并聯(lián)(線)后連接總線;3.三態(tài)邏輯器件的輸出端可以連接同一根總線;二、三態(tài)器件和總線設(shè)計(jì)(一)

三態(tài)器件三態(tài):高電平、低電平、高阻態(tài)三態(tài)緩沖器的邏輯符號(hào)曾用國(guó)標(biāo)美國(guó)原碼輸出高電平使能EN1原碼輸出低電平使能EN1反碼輸出高電平使能EN1反碼輸出低電平使能EN1第七頁，共十頁，編輯于2023年，星期四(二)

總線設(shè)計(jì)[例1]

利用譯碼器實(shí)現(xiàn)8個(gè)數(shù)據(jù)共享一根總線74LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y7PQRSTUVWA0A1A2EN1EN1...總線000100010110001101011111100第八頁，共十頁，編輯于2023年，星期四設(shè)備2設(shè)備4設(shè)備3三態(tài)鎖存譯碼ENEN輸出信號(hào)輸出信號(hào)輸入信號(hào)輸入信號(hào)三態(tài)鎖存設(shè)備選擇ENEN設(shè)備1CP選通[例2]

典型微型計(jì)算機(jī)總線電路高阻態(tài)0011第九頁，共十頁，編輯于2023年，星期四雙向總線寄存器CC4034AEA/BA

/SP/SDSCP端口A端口BBUS1BUS2[例3]兩總線間數(shù)據(jù)雙向傳送電路CC4034：帶有總線結(jié)構(gòu)的通用寄存器高阻態(tài)A組數(shù)據(jù)選通01傳輸