EDA課程設(shè)計(jì)彩燈控制器

/1設(shè)計(jì)目的熟練掌握EDA技術(shù)利用計(jì)算機(jī)方面的課程解決專業(yè)課程方面點(diǎn)具體問(wèn)題.達(dá)到解決問(wèn)題.完成課程設(shè)計(jì)任務(wù).培養(yǎng)實(shí)踐的目的。2設(shè)計(jì)要求和任務(wù)利用所學(xué)的EDA設(shè)計(jì)方法設(shè)計(jì)彩燈控制器.熟練使用使用QUARTUS=2\*ROMANII應(yīng)用軟件.進(jìn)一步學(xué)習(xí)使用VHDL語(yǔ)言、原理圖等EDA設(shè)計(jì)方法進(jìn)行綜合題目的方法。功能要求:1.要有多種花型變化<至少4種>.2.多種花型可以自動(dòng)變換.循環(huán)往復(fù).3.彩燈變換的快慢節(jié)拍可以選擇.4.具有清零開(kāi)關(guān).3總體設(shè)計(jì)思路及原理描述3.1功能描述在電路中以1代表燈亮,以0代表燈滅,由0,1按不同的規(guī)律組合代表不同的燈光圖案,同時(shí)使其選擇不同的頻率,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。在該電路中只需簡(jiǎn)單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。下面就以一個(gè)十六路彩燈控制系統(tǒng)的實(shí)現(xiàn)為例進(jìn)行簡(jiǎn)單說(shuō)明。此十六路彩燈控制系統(tǒng)設(shè)定有六種花樣變化,這六種花樣可以進(jìn)行自動(dòng)切換,并且每種花樣可以選擇不同的頻率。3.2設(shè)計(jì)原理用VHDL進(jìn)行設(shè)計(jì),首先應(yīng)該了解,VHDL語(yǔ)言一種全方位硬件描述語(yǔ)言,包括系統(tǒng)行為級(jí),寄存?zhèn)鬏敿?jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用DL"自頂向下"的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡(jiǎn)單的單元入手,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分,規(guī)定每一模塊的功能以及各個(gè)模塊之間的接口。最終設(shè)計(jì)方案為:以一個(gè)十六路彩燈花樣控制器、一個(gè)四頻率輸出分頻器,一個(gè)四選一控制器和一個(gè)時(shí)間選擇器總共四部分來(lái)完成設(shè)計(jì)。四選一控制器從分頻器選擇不同頻率的時(shí)鐘信號(hào)輸送到彩燈花樣控制器,從而達(dá)到控制彩燈閃爍速度的快慢,時(shí)間選擇器控制每種速度維持的時(shí)間長(zhǎng)短。整個(gè)十六路彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖1所示圖一4分層次方案設(shè)計(jì)及代碼描述4.1子模塊及其功能本次設(shè)計(jì)分為四個(gè)子模塊,即十六路彩燈花樣控制器、四頻率輸出分頻器,四選一控制器和時(shí)間選擇器,其子模塊及其功能如下:四頻率輸出分頻器在本次設(shè)計(jì)中,設(shè)計(jì)了六種花樣,要求這六種花樣以不同的頻率顯示,而只有一個(gè)輸入的時(shí)鐘信號(hào),所以對(duì)所輸入的時(shí)鐘信號(hào)進(jìn)行2分頻,4分頻,8分頻,16分頻,得到四種頻率信號(hào),CLKDIV模塊用來(lái)完成此功能。時(shí)間選擇器時(shí)間選擇器實(shí)際上是兩個(gè)分頻器,其中一個(gè)頻率是另一個(gè)頻率的兩倍。本來(lái)這兩個(gè)分頻器是可以在上述的四頻率輸出器中實(shí)現(xiàn)的,但為了方便地為四選一控制器提供不同的時(shí)間選擇條件,就將這兩個(gè)分頻器獨(dú)立開(kāi)來(lái)。這兩個(gè)輸出的時(shí)鐘信號(hào)組合起來(lái)就可以為四選一控制器提供00,01,10,11四個(gè)時(shí)間選擇條件,如下圖三所示。圖二四選一控制器四選一控制器功能是從分頻器中選擇不同頻率的時(shí)鐘信號(hào)送給彩燈控制器,實(shí)現(xiàn)彩燈閃爍的頻率變化。彩燈控制器彩燈控制電路是整個(gè)設(shè)計(jì)的核心,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。該程序充分地說(shuō)明了用VHDL設(shè)計(jì)電路的"彈"性,即可通過(guò)改變程序中輸出變量Q的位數(shù)來(lái)改變彩燈的數(shù)目。其中,P1進(jìn)程對(duì)燈閃的速度控制有兩種方式可改變燈閃的速度:一是改變外部時(shí)鐘的賦值,二是改變信號(hào)U的位數(shù)。P2進(jìn)程能進(jìn)行彩燈的圖案控制,改變s的位數(shù)即可改變要控制圖案的數(shù)目,改變輸出變量Q的組合即可變幻彩燈圖案。最后,當(dāng)各個(gè)模塊均完成上述操作之后,即可利用MAXPLUS2的原理圖輸入,調(diào)用各個(gè)元器件<底層文件>,以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng)<頂層文件>,并且進(jìn)行仿真。仿真通過(guò),即可下載到指定的CPLD芯片里面,并進(jìn)行實(shí)際連線,進(jìn)行最后的硬件測(cè)試。當(dāng)然,可以將各個(gè)模塊所生成的元件符號(hào)存放在元件庫(kù)中,用以被其它人或其它的設(shè)計(jì)所重復(fù)調(diào)用,以簡(jiǎn)化后面的設(shè)計(jì)。4.2代碼描述時(shí)序控制電路部分程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitytimecontrolis--定義實(shí)體port<clk:instd_logic;--時(shí)鐘信號(hào)clr:instd_logic;--復(fù)位信號(hào)opt:instd_logic;--快慢控制信號(hào)clkout:outstd_logic--輸出時(shí)鐘信號(hào)>;endtimecontrol;architectureoneoftimecontrolissignalclk_tmp:std_logic;signalcounter:std_logic_vector<1downto0>;--定義計(jì)數(shù)器beginprocess<clk,clr,opt>beginifclr='0'then--清零clk_tmp<='0';counter<="00";elsifclk'eventandclk='1'thenifopt='0'then--四分頻ifcounter="01"thencounter<="00";clk_tmp<=notclk_tmp;elsecounter<=counter+'1';endif;else--八分頻ifcounter="11"thencounter<="00";clk_tmp<=notclk_tmp;elsecounter<=counter+'1';endif;endif;endif;endprocess;clkout<=clk_tmp;--輸出分頻后的信號(hào)endarchitectureone；顯示控制電路部分程序如下：libraryieee;useieee.std_logic_1164.all;entityshowcontrolisport<clk:instd_logic;--輸入時(shí)鐘信號(hào)clr:instd_logic;--復(fù)位信號(hào)led:outstd_logic_vector<15downto0>>;--彩燈輸出endshowcontrol;architectureone1ofshowcontrolistypestatesis--狀態(tài)機(jī)狀態(tài)列舉<s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15>;signalstate:states;beginprocess<clk,clr>beginifclr='0'thenstate<=s0;led<="0000000000000000";elsifclk'eventandclk='1'thencasestateiswhens0=>state<=s1;led<="0000000000100001";whens1=>state<=s2;whens2=>state<=s3;whens3=>state<=s4;whens4=>state<=s5;whens5=>state<=s6;whens6=>state<=s7;whens7=>state<=s8;whens8=>state<=s9;whens9=>state<=s10;whens10=>state<=s11;whens11=>state<=s12;whens12=>state<=s13;whens13=>state<=s14;whens14=>state<=s15;whens15=>state<=s0;whenothers=>null;endcase;endif;endprocess;endarchitectureone1;頂層電路部分程序如下：libraryieee;useieee.std_logic_1164.all;entityrootisport<clk:instd_logic;clr:instd_logic;opt:instd_logic;led:outstd_logic_vector<15downto0>>;--八路彩燈輸出endcolorled;architectureone3ofrootiscomponenttimecontrolis--定義元件：時(shí)序控制電路port<clk:instd_logic;clr:instd_logic;opt:instd_logic;clkout:outstd_logic>;endcomponenttimecontrol;componentshowcontrolis--定義元件：顯示電路port<clk:instd_logic;clr:instd_logic;led:outstd_logic_vector<15downto0>>;endcomponentshowcontrol;signalclk_tmp:std_logic;beginu1:timecontrolportmap<clk=>clk,clr=>clr,opt=>opt,clkout=>clk_tmp；--例化時(shí)序控制模塊u2:showcontrolportmap<clk=>clk_tmp,clr=>clr,led=>led>;--例化顯示電路模塊endarchitectureone3;5各模塊的時(shí)序仿真圖5.1時(shí)序控制電路timecontrol的仿真圖如下：圖三功能：時(shí)序控制電路metronome的功能是.用OPT控制輸入信號(hào)CKL_IN的快慢節(jié)拍。而CLR是控制開(kāi)關(guān)。且從圖中可以看出.當(dāng)復(fù)位信號(hào)為高電平時(shí).電路時(shí)鐘輸出清零.當(dāng)快慢信號(hào)OPT為低電平時(shí).時(shí)序控制電路四分頻起作用.當(dāng)快慢信號(hào)OPT為高電平時(shí).時(shí)序控制電路八分頻起作用.仿真結(jié)果符合電路要求。5.2顯示控制電路showcontrol的仿真圖如下：圖四功能：顯示控制電路showcontrol的功能是控制花形的。且從圖中可以看出.當(dāng)復(fù)位信號(hào)有效時(shí)彩燈輸出為零.否則.顯示電路在十六種不同狀態(tài)間轉(zhuǎn)換。5.3頂層電路root系統(tǒng)的仿真圖如下：圖五功能：整個(gè)電路root系統(tǒng)是把showcontrol與timecontrol綜合成一個(gè)電路。且從圖中可以看出.從圖中可以看出當(dāng)OPT為高電平時(shí)彩燈狀態(tài)轉(zhuǎn)換慢.為低電平時(shí)轉(zhuǎn)換要快.當(dāng)復(fù)位信號(hào)有效時(shí).所用輸出都清零。6總結(jié)通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的.通過(guò)這次的課程設(shè)計(jì).發(fā)現(xiàn)自己的實(shí)踐經(jīng)驗(yàn)還是不足的.以后多應(yīng)該以理論為基礎(chǔ).然后應(yīng)用