詳細設計方案

DDS詳細設計方案1.DDS簡介:DDS同DSP（數(shù)字信號處理）一樣，是一項關鍵的數(shù)字化技術。DDS是直接數(shù)字式頻率合成器（DirectDigitalSynthesizer）的英文縮寫。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點，廣泛使用在電信與電子儀器領域，是實現(xiàn)設備全數(shù)字化的一個關鍵技術。一塊DDS芯片中主要包括頻率控制寄存器、高速相位累加器和正弦計算器三個部分（如Q2220）。頻率控制寄存器可以串行或并行的方式裝載并寄存用戶輸入的頻率控制碼；而相位累加器根據(jù)頻率控制碼在每個時鐘周期內(nèi)進行相位累加，得到一個相位值；正弦計算器則對該相位值計算數(shù)字化正弦波幅度（芯片一般通過查表得到）。DDS芯片輸出的一般是數(shù)字化的正弦波，因此還需經(jīng)過高速D/A轉(zhuǎn)換器和低通濾波器才能得到一個可用的模擬頻率信號。2.DDS規(guī)格：Xxx3.實現(xiàn)原理DDS的核心部分是相位累加器，相位累加器有一個累加器和相位寄存器組成，它的作用是再基準時鐘源的作用下進行線性累加，當產(chǎn)生溢出時便完成一個周期，即DDS的一個頻率周期。其中頻率字的位寬為K位，作為累加器的一個輸入，累加器的另一個輸入端位寬為N位（N>K），每來一個時鐘，頻率字與累加器的另一個輸入相加的結(jié)果存入相位寄存器，再反饋給累加器，這相當于每來一個時鐘，相位寄存器的輸出就累加一次，累加的時間間隔為頻率字的時間，輸入加法器的位寬為（N-K）位，它與同樣寬度的相位控制字相加形成新的相位，并以此作為查找表的地址。每當累加器的值溢出一次，輸入加法器的值就加一，相應的，作為查找表的地址就加一，而查找表的地址中保存波形的幅度值，這些離散的幅度值經(jīng)DAC和PLF便課還原為模擬波形。

DDS基本結(jié)構框圖相位累加器相位控制字相位寄存器I頻率控制字M正弦查詢衰fDAC4.VerilogHDL源代碼DDS基本結(jié)構框圖相位累加器相位控制字相位寄存器I頻率控制字M正弦查詢衰fDACmoduleDDS(//inputsys_clk,sys_rst_n,fword,pword,//outputda_clk,da_data);//inputportsinputsys_clk;//systemclock;inputsys_rst_n;//systemreset,lowisactive;input[WIDTH1-1:0]fword;〃輸入頻率字input[WIDTH2-1:0]pword;〃輸入相位字//outputportsoutput[SIZE-1:0]da_data;//DA數(shù)據(jù)outputda_clk;//DA時鐘//regdefinereg[WIDTH1-1:0]fword_r;reg[WIDTH2-1:0]pword_rreg[WIDTH1-1:0]freq_countreg[WIDTH2-1:0]rom_addr//wiredefine//parameterdefineparameterWIDTH1=32;parameterWIDTH2=12;parameterSIZE=10;/->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->/********************************************************************->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->->*************************************MainProgram**->個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個個/***********************************/assignda_clk=sys_clkalways@(posedgesys_clkornegedgesys_rst_n)beginif(sys_rst_n==1'b0)beginfword_r<=32'h0000;endelsefword_r<=fword;endalways@(posedgesys_clkornegedgesys_rst_n)beginif(sys_rst_n==1'b0)beginpword_r<=12'h0000;endelsepword_r<=pword;endalways@(posedgesys_clkornegedgesys_rst_n)beginif(sys_rst_n==1'b0)beginfreq_count<=32'h0000;endelse〃頻率控制器freq_count<=freq_count+fword_r;endalways@(posedgesys_clkornegedgesys_rst_n)beginif(sys_rst_n==1'b0)beginrom_addr<=32'h0000;end〃相位控制器elserom_addr<=freq_count[31:20]+pword_r;endROMDDS_ROM_U0(.address(rom_addr),.clock(sys_clk),.q(da_data));e