多路彩燈控制器的設(shè)計(jì)與分析課件

1、第2章 多路彩燈控制器的設(shè)計(jì)與分析 2.1 系統(tǒng)設(shè)計(jì)要求2.2 系統(tǒng)設(shè)計(jì)方案 2.3 主要VHDL源程序 2.4 系統(tǒng)仿真/硬件驗(yàn)證 2.5 設(shè)計(jì)技巧分析2.6 系統(tǒng)擴(kuò)展思路 2.1 系統(tǒng)設(shè)計(jì)要求 今需設(shè)計(jì)一個十六路彩燈控制器，6種花型循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。 2.2 系統(tǒng)設(shè)計(jì)方案 根據(jù)系統(tǒng)設(shè)計(jì)要求可知，整個系統(tǒng)共有三個輸入信號：控制彩燈節(jié)奏快慢的基準(zhǔn)時鐘信號CLK_IN，系統(tǒng)清零信號CLR，彩燈節(jié)奏快慢選擇開關(guān)CHOSE_KEY；共有16個輸出信號LED15.0，分別用于控制十六路彩燈。 據(jù)此，我們可將整個彩燈控制器CDKZQ分為兩大部分：時序控制電路SXKZ和顯示控

2、制電路XSKZ，整個系統(tǒng)的組成原理圖如圖2.1所示。圖2.1 彩燈控制器組成原理圖 CLR:IN STD_LOGIC; CLK:OUT STD_LOGIC);END ENTITY SXKZ;ARCHITECTURE ART OF SXKZ IS SIGNAL CLLK:STD_LOGIC; BEGIN PROCESS(CLK_IN,CLR,CHOSE_KEY) IS VARIABLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN IF CLR=1 THEN -當(dāng)CLR=1時清零，否則正常工作 CLLK=0;TEMP:=000; ELSIF RISING_ED

3、GE(CLK_IN) THEN IF CHOSE_KEY=1 THEN IF TEMP=011 THEN TEMP:=000; CLLK=NOT CLLK ; ELSE TEMP:=TEMP+1; END IF; TEMP:=TEMP+1; END IF; END IF; END IF; END PROCESS; CLK=CLLK;END ARCHITECTURE ART;2.3.2 顯示控制電路的VHDL源程序-XSKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XSKZ IS PORT(CLK:IN STD_LOGIC; CLR:

4、IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY XSKZ;ARCHITECTURE ART OF XSKZ IS TYPE STATE IS(S0,S1,S2,S2,S4,S5,S6); SIGNAL CURRENT_STATE:STATE; SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(CLR,CLK) IS CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=0001000100010001; CONSTAN

5、T F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010; CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=0011001100110011; CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=0100100100100100; CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):=1001010010100101; CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1101101101100110;-六種

6、花型的定義 BEGIN IF CLR=1 THEN CURRENT_STATE FLOWER=ZZZZZZZZZZZZZZZZ; CURRENT_STATE FLOWER=F1; CURRENT_STATE FLOWER=F2; CURRENT_STATE FLOWER=F2; CURRENT_STATE FLOWER=F4; CURRENT_STATE FLOWER=F5;2.3.3 整個電路系統(tǒng)的VHDL源程序-CDKZQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CDKZQ IS PORT(CLK_IN:IN STD_LOGIC

7、; CLR:IN STD_LOGIC; CHOSE_KEY:IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY CDKZQ;ARCHITECTURE ART OF CDKZQ IS COMPONENT SXKZ IS PORT(CHOSE_KEY:IN STD_LOGIC; CLK_IN:IN STD_LOGIC; CLR:IN STD_LOGIC; CLK:OUT STD_LOGIC); END COMPONENT SXKZ; COMPONENT XSKZ IS PORT(CLK:IN STD_LOGIC; CLR:I

8、N STD_LOGIC;2.4 系統(tǒng)仿真/硬件驗(yàn)證 2.4.1 系統(tǒng)的有關(guān)仿真 時序控制電路SXKZ、顯示控制電路XSKZ及整個電路系統(tǒng)CDKZQ的仿真圖分別如圖2.2、圖2.3和圖2.4所示。圖2.2 時序控制電路SXKZ仿真圖圖2.3 顯示控制電路XSKZ仿真圖 圖2.4 整個電路系統(tǒng)CDKZQ仿真圖 2.4.2 系統(tǒng)的硬件驗(yàn)證 系統(tǒng)通過仿真后，我們可根據(jù)自己所擁有的EDA實(shí)驗(yàn)開發(fā)系統(tǒng)進(jìn)行編程下載和硬件驗(yàn)證。考慮到一般EDA實(shí)驗(yàn)開發(fā)系統(tǒng)提供的輸出顯示資源有限，我們可將輸出適當(dāng)調(diào)整后進(jìn)行硬件驗(yàn)證。2.5 設(shè)計(jì)技巧分析 (1) 在時序控制電路SXKZ的設(shè)計(jì)中，利用計(jì)數(shù)器計(jì)數(shù)達(dá)到分頻值時，對計(jì)數(shù)器進(jìn)行清零，同時將輸出信號反向，這就非常簡潔地實(shí)現(xiàn)了對輸入基準(zhǔn)時鐘信號的分頻，并且分頻信號的占空比為0.5。2.6 系統(tǒng)擴(kuò)展思路 (1)